FIN AND GATE DIMENSIONS FOR OPTIMIZING GATE FORMATION

• Main Author: LIAW JHON JHY
• Format: Patent
• Language: English; Korean
• Published: 20.11.2019
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

The present specification discloses an integrated circuit device with optimized fin and gate dimensions. An exemplary integrated circuit device includes a first multi-fin structure and a second multi-fin structure. The first gate structure crosses the first multi-fin structure and the first gate structure is disposed on a first channel region. The second gate structure crosses the second multi-fin structure and the second gate structure is disposed on a second channel region. The first gate structure includes a first gate dielectric having a first thickness. The second gate structure includes a second gate dielectric having a second thickness. The first thickness is greater than the second thickness. The first multi-fin structure has a first pitch in the first channel region. The second multi-fin structure has a second pitch in the second channel region. The first pitch is greater than the second pitch. 최적화된 핀 및 게이트 치수를 갖는 집적 회로 디바이스가 본 명세서에 개시된다. 예시적인 집적 회로 디바이스는 제1 멀티-핀 구조물 및 제2 멀티-핀 구조물을 포함한다. 제1 게이트 구조물은 제1 멀티-핀 구조물을 가로질러 그 제1 게이트 구조물이 제1 채널 영역 위에 배치된다. 제2 게이트 구조물은 제2 멀티-핀 구조물을 가로질러 그 제2 게이트 구조물이 제2 채널 영역 위에 배치된다. 제1 게이트 구조물은 제1 두께를 갖는 제1 게이트 유전체를 포함하고, 제2 게이트 구조물은 제2 두께를 갖는 제2 게이트 유전체를 포함한다. 제1 두께는 제2 두께보다 크다. 상기 제1 멀티-핀 구조물은 상기 제1 채널 영역에서 제1 피치를 가지며, 상기 제2 멀티-핀 구조물은 상기 제2 채널 영역에서 제2 피치를 갖는다. 제1 피치는 제2 피치보다 크다.