ERROR DETECTION AND CORRECTION CIRCUITRY

• Main Authors: VIKASH, CHEN ANDY WANGKUN, SHEIKH MOHAMMED SAIF KUNJATUR
• Format: Patent
• Language: English; Korean
• Published: 30.10.2019
• Subjects: CALCULATING; COMPUTING; COUNTING; ELECTRIC DIGITAL DATA PROCESSING; INFORMATION STORAGE; PHYSICS; STATIC STORES

Various embodiments of the present application, provided is an integrated circuit having an array of bit cells. The integrated circuit may include a latch circuit having a latch for each row of bit cells latching match data valid for a latch for each row of the bit cells. The integrated circuit may include a priority encoding circuit receiving valid match data from the latch for each row of the bit cells. The integrated circuit may include a first logic circuit coupled between the array of the bit cells and the priority encoding circuit to assist in providing the valid match data to the latch circuit. 본원에 기술된 다양한 구현 예는 비트 셀들의 어레이를 갖는 집적 회로에 관한 것이다. 집적 회로는 비트 셀들의 각 행에 대해 래치에 유효한 매치 데이터를 래칭하는 비트 셀들의 각 행에 대한 래치를 갖는 래치 회로를 포함할 수 있다. 집적 회로는 비트 셀들의 각 행에 대해 래치로부터 유효한 매치 데이터를 수신하는 우선순위 인코딩 회로를 포함할 수 있다. 집적 회로는 유효한 매치 데이터를 래치 회로에 제공하는 것을 돕기 위해 비트 셀들의 어레이와 우선순위 인코딩 회로 사이에 결합된 제1 논리 회로를 포함할 수 있다.