메모리 어레이들, 및 메모리 어레이들을 형성하는 방법들

• Main Authors: KIM WOOHEE, DAYCOCK DAVID, HILL RICHARD J, LOWE BRETT D, HOPKINS JOHN D, LARSEN CHRISTOPHER, DORHOUT JUSTIN B, TAO QIAN, CASEY BARBARA L
• Format: Patent
• Language: Korean
• Published: 09.09.2019
• Subjects: ELECTRICITY

일부 실시예는 교번하는 절연성 레벨들 및 워드라인 레벨들의 수직 스택을 갖는 메모리 어레이를 포함한다. 워드라인 레벨들은 제어 게이트 영역들에 대응하는 종단 단부들을 갖는다. 전하-트랩핑 재료는 절연성 레벨들을 따라서가 아니라 워드라인 레벨들의 제어 게이트 영역들을 따라서 있다. 전하-트랩핑 재료는 전하-차단 재료에 의해 제어 게이트 영역으로부터 이격된다. 채널 재료는 스택을 따라 수직으로 연장되고, 유전체 재료에 의해 전하-트랩핑 재료로부터 측방으로 이격된다. 일부 실시예는 NAND 메모리 어레이를 형성하는 방법을 포함한다. Some embodiments include a memory array which has a vertical stack of alternating insulative levels and wordline levels. The wordline levels have terminal ends corresponding to control gate regions. Charge-trapping material is along the control gate regions of the wordline levels and not along the insulative levels. The charge-trapping material is spaced from the control gate regions by charge-blocking material. Channel material extends vertically along the stack and is laterally spaced from the charge-trapping material by dielectric material. Some embodiments include methods of forming NAND memory arrays.