SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM

• Main Authors: KWON YUN JU, KIM SANG WOO, LEE BYUNG TAK, CHO JOON WOO, SHON YOO SEOK
• Format: Patent
• Language: English; Korean
• Published: 17.07.2019
• Subjects: CALCULATING; COMPUTING; COUNTING; ELECTRIC DIGITAL DATA PROCESSING; PHYSICS

Provided are a semiconductor device to implement power gating by hardware in a system in which clock gating by hardware is implemented, and a semiconductor system thereof. According to the present invention, the semiconductor device comprises: a hardware auto clock gating (HWACG) logic providing clock gating for an intellectual property (IP) block; and a memory power controller performing power gating for a memory electrically connected to the IP block, when the HWACG logic performs the clock gating for the IP block. The HWACG logic comprises: a first clock control circuit controlling a first clock source; and a second clock control circuit controlling a second clock source which transmits a clock request to the first clock control circuit and receives the clock signal from the first clock source in accordance with an operation state of the IP block to provide the clock signal to the IP block. 반도체 장치 및 반도체 시스템이 제공된다. 반도체 장치는 IP 블록(Intellectual Property block)에 대한 클럭 게이팅을 제공하는 하드웨어 자동 클럭 게이팅(Hard-Ware Auto Clock Gating, HWACG) 로직; 및 상기 HWACG 로직이 상기 IP 블록에 대해 클럭 게이팅을 수행하는 경우, 상기 IP 블록과 전기적으로 연결된 메모리에 대해 파워 게이팅을 수행하는 메모리 파워 컨트롤러(Memory Power Controller)를 포함하고, 상기 HWACG 로직은, 제1 클럭 소오스(clock source)를 제어하는 제1 클럭 제어 회로(clock control circuit)와, 상기 IP 블록의 동작 상태에 따라, 상기 제1 클럭 제어 회로에 클럭 요청을 전송하고, 상기 제1 클럭 소오스로부터 클럭 신호를 제공받아 상기 IP 블록에 상기 클럭 신호를 제공하는 제2 클럭 소오스를 제어하는 제2 클럭 제어 회로를 포함한다.