TRENCH CONTACT STRUCTURES FOR ADVANCED INTEGRATED CIRCUIT STRUCTURE FABRICATION

• Main Authors: HATTENDORF MICHAEL L, LEIB JEFFREY S, JOSHI SUBHASH M
• Format: Patent
• Language: English; Korean
• Published: 10.06.2019
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

Embodiments of the disclosure relate to the field of advanced integrated circuit structure fabrication and, in particular, to a 10 nanometer node and small integrated circuit structure fabrication and the resulting structures. In an example, an integrated circuit structure includes fins. A gate dielectric layer is above upper ends of the fins and adjacent laterally to sidewalls of the fins. A gate electrode is above the gate dielectric layer that is above the upper ends of the fins and adjacent laterally to the sidewalls of the fins. First and second semiconductor source or drain regions are adjacent to first and second side surfaces of the gate electrode, respectively. First and second trench contact structures are each above the first and second semiconductor source or drain regions. Both the first and second trench contact structures include a U-shaped metal layer and a T-shaped metal layer on and over the entirety of the U-shaped metal layer. 본 개시내용의 실시예들은 진보된 집적 회로 구조체 제조의 분야, 특히 10 나노미터 노드 및 보다 작은 집적 회로 구조체 제조 및 결과적인 구조체들의 분야에 관한 것이다. 일 예에서, 집적 회로 구조체는 핀을 포함한다. 게이트 유전체 층은 핀의 상단 위쪽에 그리고 핀의 측벽들에 측방으로 인접해 있다. 게이트 전극은 핀의 상단 위쪽에 그리고 핀의 측벽들에 측방으로 인접해 있는 게이트 유전체 층 위쪽에 있다. 제1 및 제2 반도체 소스 또는 드레인 영역들은, 제각기, 게이트 전극의 제1 및 제2 측면들에 인접해 있다. 제1 및 제2 트렌치 콘택트 구조체들은, 제각기, 제1 및 제2 반도체 소스 또는 드레인 영역들 위쪽에 있고, 제1 및 제2 트렌치 콘택트 구조체들 둘 다는 U자 형상의 금속 층 및 U자 형상의 금속 층 전체 상의 그리고 그 위쪽의 T자 형상의 금속 층을 포함한다.