ETCH-STOP LAYER TOPOGRAPHY FOR ADVANCED INTEGRATED CIRCUIT STRUCTURE FABRICATION

• Main Authors: BRAIN RUTH, AUTH CHRISTOPHER P, HATTENDORF MICHAEL L, YEOH ANDREW W
• Format: Patent
• Language: English; Korean
• Published: 10.06.2019
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

Embodiments of the present disclosure are in the field of advanced integrated circuit structure fabrication and, in particular, 10 nanometer node and smaller integrated circuit structure fabrication and the resulting structures. In an example, an integrated circuit structure includes a plurality of conductive interconnecting lines in and spaced apart by an inter-layer dielectric (ILD) layer above a substrate. Individual ones of the plurality of conductive interconnecting lines have an upper surface below an upper surface of the ILD layer. An etch-stop layer is on and conformal with the ILD layer and the plurality of conductive interconnecting lines, the etch-stop layer having a non-planar upper surface with an uppermost portion of the non-planar upper surface over the ILD layer and a lowermost portion of the non-planar upper surface over the plurality of conductive interconnecting lines. 본 개시내용의 실시예들은 진보된 집적 회로 구조체 제조의 분야, 특히 10 나노미터 노드 및 보다 작은 집적 회로 구조체 제조 및 결과적인 구조체들의 분야에 관한 것이다. 일 예에서, 집적 회로 구조체는 기판 위의 층간 유전체(ILD) 층 내에 있고 층간 유전체(ILD) 층에 의해 이격되는 복수의 도전성 인터커넥트 라인을 포함한다. 복수의 도전성 인터커넥트 라인의 개개의 것들은 ILD 층의 상부 표면보다 아래에 상부 표면을 갖는다. 에칭 정지 층은 ILD 층 및 복수의 도전성 인터커넥트 라인 상에 있고 이들과 컨포멀하며, 에칭 정지 층은 비-평면 상부 표면을 가지며 비-평면 상부 표면의 최상부 부분은 ILD 층 위쪽에 있고 비-평면 상부 표면의 최하부 부분은 복수의 도전성 인터커넥트 라인 위쪽에 있다.