GATE CUT AND FIN TRIM ISOLATION FOR ADVANCED INTEGRATED CIRCUIT STRUCTURE FABRICATION

• Main Authors: AUTH CHRISTOPHER P, HATTENDORF MICHAEL L, HO BYRON, GHANI TAHIR
• Format: Patent
• Language: English; Korean
• Published: 10.06.2019
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

Embodiments of the present disclosure are in the field of advanced integrated circuit structure fabrication and, in particular, 10 nanometer node and smaller integrated circuit structure fabrication and the resulting structures. In an example, a method includes forming a plurality of fins and forming a plurality of gate structures over the plurality of fins. A dielectric material structure is formed between adjacent gate structures of the plurality of gate structures. A portion of a first gate structure of the plurality of gate structures is removed to expose a first portion of each of the plurality of fins, and a portion of a second gate structure of the plurality of gate structures is removed to expose a second portion of each of the plurality of fins. The exposed first portion of each of the plurality of fins is removed, but the exposed second portion of each of the plurality of fins is not removed. 본 개시내용의 실시예들은 진보된 집적 회로 구조체 제조의 분야, 특히 10 나노미터 노드 및 보다 작은 집적 회로 구조체 제조 및 결과적인 구조체들의 분야에 관한 것이다. 일 예에서, 방법은 복수의 핀을 형성하는 단계 및 복수의 핀 위쪽에 복수의 게이트 구조체를 형성하는 단계를 포함한다. 유전체 재료 구조체가 복수의 게이트 구조체의 인접한 게이트 구조체들 사이에 형성된다. 복수의 게이트 구조체 중 제1 게이트 구조체의 한 부분이 복수의 핀 각각의 제1 부분을 노출시키도록 제거되고, 복수의 게이트 구조체 중 제2 게이트 구조체의 한 부분이 복수의 핀 각각의 제2 부분을 노출시키도록 제거된다. 복수의 핀 각각의 노출된 제1 부분은 제거되지만, 복수의 핀 각각의 노출된 제2 부분은 제거되지 않는다.