FinFET에서의 레이아웃 효과 완화

• Main Authors: RIM KERN, YANG DA, YUAN JUN, LIU YANXIANG
• Format: Patent
• Language: Korean
• Published: 07.05.2019
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

레이아웃 효과들을 완화하는 멀티게이트 디바이스들 및 제조 방법들이 설명된다. FinFET 디바이스들과 같은 멀티게이트 반도체 디바이스들을 제조하기 위한 종래의 프로세스들에서, 긴 격리 절단 마스크들이 사용될 수 있다. 이는 바람직하지 않은 레이아웃 효과들로 이어질 수 있다. 레이아웃 효과를 완화하거나 제거하기 위해, 제조 프로세스 동안 게이트 절단 위치에서 ILD(interlayer dielectric) 층이 온전한 채로 유지되는 제조 방법들이 제안된다. Multigate devices and fabrication methods that mitigate the layout effects are described. In conventional processes to fabricate multigate semiconductor devices such as FinFET devices, long isolation cut masks may be used. This can lead to undesirable layout effects. To mitigate or eliminate the layout effect, fabrication methods are proposed in which the interlayer dielectric (ILD) layer remains intact at the gate cut location during the fabrication process.