Stacked semiconductor device system including the same and method of transferring signals in the same

The present invention relates to a stacked semiconductor device comprising: a plurality of semiconductor dies stacked in a vertical direction; M data paths (M is a natural number) electrically connecting the plurality of semiconductor dies and including at least one through-substrate via (TSV); a tr...

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Main Authors WOO SEUNG HAN, KIM SO YOUNG, LEE HAE SUK
Format Patent
LanguageEnglish
Korean
Published 05.04.2019
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Summary:The present invention relates to a stacked semiconductor device comprising: a plurality of semiconductor dies stacked in a vertical direction; M data paths (M is a natural number) electrically connecting the plurality of semiconductor dies and including at least one through-substrate via (TSV); a transmission circuit; and a reception circuit. The transmission circuit includes M serializing units serializing P transmission signals (P is a natural number greater than M) to generate and output M serial signals to the M data paths. The reception circuit includes M parallelizing units parallelizing the M serial signals received through the M data paths to generate P reception signals corresponding to the P transmission signals. Accordingly, transmission signals are serialized, transmitted through the less number of data paths, and parallelized again such that the number of data paths among the stacked semiconductor dies, that is the number of through-electrodes is reduced, thereby reducing the size of a stacked memory device and a system including the same. 적층형 반도체 장치는, 수직 방향으로 적층된 복수의 반도체 다이(semiconductor die)들, 상기 복수의 반도체 다이들을 전기적으로 연결하고 적어도 하나의 관통 비아(TSV)를 각각 포함하는 M(M은 자연수)개의 데이터 경로들, 송신 회로 및 수신 회로를 포함한다. 상기 송신 회로는 P(P는 M보다 큰 자연수)개의 송신 신호들을 직렬화하여 M개의 직렬 신호들을 발생하여 상기 M개의 데이터 경로들로 각각 출력하는 M개의 직렬화 유닛들을 포함한다. 상기 수신 회로는 상기 M개의 데이터 경로들을 통하여 수신되는 상기 M개의 직렬 신호들을 병렬화하여 상기 P개의 송신 신호들에 상응하는 P개의 수신 신호들을 발생하는 M개의 병렬화 유닛들을 포함한다. 송신 신호들을 직렬화하여 보다 적은 개수의 데이터 경로들을 통하여 전송한 후 이를 다시 병렬화함으로써 적층된 반도체 다이들 사이의 데이터 경로들의 개수, 즉 관통 전극들의 개수를 감소하여 적층형 메모리 장치 및 이를 포함하는 시스템의 사이즈를 감소시킬 수 있다.
Bibliography:Application Number: KR20170126045