INTERCONNECT STRUCTURE FOR FIN-LIKE FIELD EFFECT TRANSISTOR

• Main Author: LIAW JHON JHY
• Format: Patent
• Language: English; Korean
• Published: 08.03.2019
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

Interconnect structures for fin field effect transistors (FinFETs) and corresponding formation techniques are described in the present specification. An exemplary interconnect structure for a FinFET comprises: a gate node via electrically coupled to a gate of the FinFET; a source node via electrically coupled to a source of the FinFET; and a drain node via electrically coupled to a drain of the FinFET. A source node via dimension ratio defines the longest dimension of the source node via relative to the shortest dimension of the source node via, and a drain node via dimension ratio defines the longest dimension of the drain node via relative to the shortest dimension of the drain node via. The source node via dimension ratio is greater than the drain node via dimension ratio. In some implementations of the present specification, the source node via dimension ratio is greater than 2, and the drain node via dimension ratio is less than 1.2. 핀형 전계 효과 트랜지스터(FinFET)들에 대한 상호접속 구조체들 및 대응 형성 기술들이 본 명세서에 개시되어 있다. FinFET에 대한 예시적인 상호접속 구조체는 FinFET의 게이트에 전기적으로 커플링된 게이트 노드 비아, FinFET의 소스에 전기적으로 커플링된 소스 노드 비아, 및 FinFET의 드레인에 전기적으로 커플링된 드레인 노드 비아를 포함한다. 소스 노드 비아 치수 비는 소스 노드 비아의 최단 치수에 대한 소스 노드 비아의 최장 치수를 정의하고, 그리고 드레인 노드 비아 치수 비는 드레인 노드 비아의 최단 치수에 대한 드레인 노드 비아의 최장 치수를 정의한다. 소스 노드 비아 치수 비는 드레인 노드 비아 치수 비보다 크다. 일부 구현예들에서, 소스 노드 비아 치수 비는 2 초과이고, 드레인 노드 비아 치수 비는 1.2 미만이다.