Gate driving circuit and Flat panel display device using the same

• Main Authors: BAN, MYUNG HO, HAN, IN HYO
• Format: Patent
• Language: English; Korean
• Published: 20.02.2019
• Subjects: ADVERTISING; ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICESUSING STATIC MEANS TO PRESENT VARIABLE INFORMATION; CRYPTOGRAPHY; DISPLAY; EDUCATION; PHYSICS; SEALS

The present invention relates to a gate driving circuit. An n^th stage of the gate driving circuit of the present invention comprises: a first node control unit for controlling a first node by a carry pulse output from a front end stage and a carry pulse output from a rear end stage; an inverter unit for inverting voltage of the first node to apply the same to a second node; a scan pulse output unit for receiving one of a plurality of scan pulse output clock signals, and outputting a scan pulse in accordance with voltages of the first and second nodes; and a carry pulse output unit for receiving one of the carry pulse output clock signals, and outputting the carry pulse in accordance with the voltages of the first and second nodes. The inverter unit includes: a first transistor having a source electrode connected to a first constant voltage terminal, a gate electrode connected to a common node, and a drain electrode connected to the second node; a second transistor having a source electrode connected to the first constant voltage terminal, the drain electrode connected to the common node (N), and the gate electrode connected to the second node; a third transistor having the gate electrode connected to the first node, the source electrode connected to the common node (N), and the drain electrode connected to a second constant voltage terminal; a fourth transistor having the gate electrode connected to the first node, the source electrode connected to the second node, and the drain electrode connected to a third constant voltage terminal; a fifth transistor having the source electrode connected to the first constant voltage terminal, the drain electrode connected to the second node, and a clock signal which is applied to the rear end stage, to be applied to the gate electrode; and a capacitor connected between the gate electrode and the drain electrode of the first transistor. 본 발명의 게이트 구동 회로의 n번째 스테이지는, 전단 스테이지에서 출력되는 캐리 펄스 및 후단 스테이지에서 출력되는 캐리 펄스에 의해 제 1 노드를 제어하는 제1노드 제어부; 상기 제 1 노드의 전압을 반전하여 제 2 노드에 인가하는 인버터부; 복수개의 스캔 펄스 출력용 클럭 신호 중 하나를 수신하여 상기 제 1 노드 및 제 2 노드의 전압에 따라 스캔 펄스를 출력하는 스캔 펄스 출력부; 그리고 복수개의 캐리 펄스 출력용 클럭 신호 중 하나를 수신하여 상기 제 1 노드 및 제 2 노드의 전압에 따라 캐리 펄스를 출력하는 캐리 펄스 출력부를 구비하고, 상기 인버터부는, 제 1정전압단에 소오스 전극이 연결되고 공통 노드에 게이트 전극이 연결되며 상기 제 2 노드에 드레인 전극이 연결되는 제 1 트랜지스터와, 상기 제 1정전압단에 소오스 전극이 연결되고 상기 공통 노드(N)에 드레인 전극이 연결되며 상기 제 2 노드에 게이트 전극이 연결되는 제 2 트랜지스터와, 상기 제 1 노드에 게이트 전극이 연결되고 상기 공통 노드(N)에 소오스 전극이 연결되며 제 2 정전압단에 드레인 전극이 연결되는 제 3 트랜지스터와, 상기 제 1 노드에 게이트 전극이 연결되고 상기 제 2 노드에 소오스 전극이 연결되며 제 3 정전압단에 드레인 전극이 연결되는 제 4 트랜지스터와, 상기 제 1정전압단에 소오스 전극이 연결되고 상기 제 2 노드에 드레인 전극이 연결되며 상기 후단 스테이지에 인가되는 클럭 신호가 게이트 전극에 인가되는 제 5 트랜지스터와, 상기 제 1 트랜지스터의 게이트 전극과 드레인 전극 사이에 연결되는 커패시터를 구비한 것이다.