홀수 계수 메모리 채널 인터리빙을 위한 시스템 및 방법

• Main Author: CHUN DEXTER TAMIO
• Format: Patent
• Language: Korean
• Published: 08.01.2019
• Subjects: CALCULATING; COMPUTING; COUNTING; ELECTRIC DIGITAL DATA PROCESSING; PHYSICS

홀수 계수 메모리 채널 인터리빙을 제공하기 위한 시스템은 동적 랜덤 액세스 메모리 (DRAM) 시스템 및 시스템 온 칩 (SoC) 을 포함할 수도 있다. SoC 는 제 1 메모리 제어기, 제 2 메모리 제어기, 및 대칭적 메모리 채널 인터리버를 포함한다. 제 1 메모리 제어기는 제 1 메모리 버스를 통해 제 1 DRAM 모듈에 전기적으로 커플링된다. 제 2 메모리 제어기는 제 2 메모리 버스를 통해 제 2 DRAM 모듈 및 제 3 DRAM 모듈에 전기적으로 커플링된다. 대칭적 메모리 채널 인터리버는 제 1 메모리 제어기 및 제 2 메모리 제어기에 DRAM 트래픽을 균일하게 분배하도록 구성된다. 제 1 메모리 제어기는 제 1 메모리 버스를 통해 제 1 DRAM 모듈에 제 1 인터리빙된 채널을 제공한다. 제 2 메모리 제어기는 제 2 메모리 버스 상의 상위 어드레스 비트들을 통해 제 2 DRAM 모듈에 제 2 인터리빙된 채널을 제공한다. A system for providing odd modulus memory channel interleaving may include a dynamic random access memory (DRAM) system and a system on chip (SoC). The SoC comprises a first memory controller, a second memory controller, and a symmetric memory channel interleaver. The first memory controller is electrically coupled to a first DRAM module via a first memory bus. The second memory controller is electrically coupled to a second DRAM module and a third DRAM module via a second memory bus. The symmetric memory channel interleaver is configured to uniformly distribute DRAM traffic to the first memory controller and the second memory controller. The first memory controller provides a first interleaved channel to the first DRAM module via the first memory bus. The second memory controller provides a second interleaved channel to the second DRAM module via upper address bits on the second memory bus.