READ-WITH OVERRIDABLE-INVALIDATE TRANSACTION

• Main Authors: MATHEWSON BRUCE JAMES, MANNAVA PHANINDRA KUMAR, WERKHEISER MARK DAVID, JALAL JAMSHED
• Format: Patent
• Language: English; Korean
• Published: 17.08.2018
• Subjects: CALCULATING; COMPUTING; COUNTING; ELECTRIC DIGITAL DATA PROCESSING; PHYSICS

A system includes a number of master devices and an interconnect for managing coherency between the master devices. In response to a read-with-overridable-invalidate transaction received by the interconnect from a requesting master device requesting that target data associated with a target address is provided to the requesting master device, when target data associated with the target address is stored by a cache, the interconnect issues a snoop request to the cache and invalidation of the target data from the cache is triggered except when the interconnect or cache determines to override the invalidation and retain the target data in the cache. The present invention enables greater efficiency in cache usage since data, which is unlikely to be needed again based on a thought of the requesting master device, can be invalidated from a cache located outside the master device. 시스템은 복수의 마스터 장치와 상기 복수의 마스터 장치 사이의 코히어런시를 관리하는 인터컨넥트를 구비한다. 타겟 어드레스와 관련된 타겟 데이터가 요청 마스터 장치에 제공되도록 요구하는 상기 요청 마스터 장치로부터 상기 인터컨넥트에 의해 수신된 오버라이드 가능한 무효화를 갖는 판독 트랜잭션에 응답하여, 상기 타겟 어드레스와 관련된 타겟 데이터가 캐시에 의해 기억될 때, 상기 인터컨넥트는 상기 캐시에 스눕 요구를 발행하여, 상기 인터컨넥트 또는 상기 캐시가 무효화를 오버라이드하고 상기 캐시에 상기 타겟 데이터를 유지하도록 결정한 경우를 제외하고는, 상기 캐시로부터 상기 타겟 데이터의 무효화를 기동한다. 이와 같은 구성은, 요청 마스터 장치가 생각할 때 다시 필요할 것 같지 않은 데이터를 마스터 장치 그 자체의 외부에 배치된 캐시로부터 무효화시킬 수 있기 때문에, 캐시 사용에 있어서 더 큰 효율을 가능하게 한다.