POWER EFFICIENT PROCESSOR ARCHITECTURE

일 실시 예에서, 본 발명은 가속기로부터 인터럽트를 수신하거나, 인터럽트에 응답해서 재개 신호를 직접 작은 코어에 전송하고 큰 코어의 실행 상태의 서브세트를 제1 작은 코어에 제공하며, 작은 코어가 인터럽트에 연관된 요청을 핸들링할 수 있는지 여부를 판정하고, 판정이 긍정이면 요청에 해당하는 동작을 작은 코어에서 수행하고, 그렇지 않으면 큰 코어 실행 상태와 재개 신호를 큰 코어에 제공하는 방법을 포함한다. 다른 실시 예들도 기술되고 청구된다. In one embodiment, the present invention includes...

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Main Authors HERDRICH ANDREW J, MOSES JAIDEEP, MAKINENI SRIHARI, ILLIKKAL RAMESHKUMAR G, IYER RAVISHANKAR, SRINIVASAN SADAGOPAN
Format Patent
LanguageEnglish
Korean
Published 06.07.2018
Subjects
CALCULATING
COMPUTING
COUNTING
ELECTRIC DIGITAL DATA PROCESSING
PHYSICS
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Summary:일 실시 예에서, 본 발명은 가속기로부터 인터럽트를 수신하거나, 인터럽트에 응답해서 재개 신호를 직접 작은 코어에 전송하고 큰 코어의 실행 상태의 서브세트를 제1 작은 코어에 제공하며, 작은 코어가 인터럽트에 연관된 요청을 핸들링할 수 있는지 여부를 판정하고, 판정이 긍정이면 요청에 해당하는 동작을 작은 코어에서 수행하고, 그렇지 않으면 큰 코어 실행 상태와 재개 신호를 큰 코어에 제공하는 방법을 포함한다. 다른 실시 예들도 기술되고 청구된다. In one embodiment, the present invention includes a method for receiving an interrupt from an accelerator, sending a resume signal directly to a small core responsive to the interrupt and providing a subset of an execution state of the large core to the first small core, and determining whether the small core can handle a request associated with the interrupt, and performing an operation corresponding to the request in the small core if the determination is in the affirmative, and otherwise providing the large core execution state and the resume signal to the large core. Other embodiments are described and claimed.
Bibliography:Application Number: KR20187018280