Efficient On-chip Bus Architecture for SoC

• Main Authors: RYOO, KWANG KI, KUMI FRED ADU
• Format: Patent
• Language: English; Korean
• Published: 14.06.2018
• Subjects: CALCULATING; COMPUTING; COUNTING; ELECTRIC DIGITAL DATA PROCESSING; PHYSICS

The present invention relates to a bus structure having a system-on-chip (SoC), and more specifically, to an efficient on-chip bus structure for designing a system chip, in which the efficiency of data transmission is enhanced through a bus structure where two channels are configured in a single bus, unlike a conventional scheme of AMBA AHB, so as to be shared by all masters and slaves in a time division manner. According to the on-chip bus structure of the present invention, two channels for simultaneously transmitting data are configured in a single bus so that a plurality of masters and slaves are able to share and use the channels, and an arbiter allows access of a master according to a slave selected by the master by using a TDMA scheme, such that transmission efficiency is able to be significantly enhanced without a complex hard structure and high costs of a conventional scheme. 본 발명은 SoC(system on chip)의 버스구조에 관한 것으로서, 보다 상세하게는, 기존의 AMBA AHB의 방식이 아닌 하나의 버스에 두개의 채널을 구성하여 모든 마스터와 슬레이브가 시분할로 공유할 수 있는 버스구조를 통해 데이터 전송효율을 높인 시스템 칩 설계를 위한 효율적인 온칩 버스의 구조에 관한 것이다. 본 발명 온칩버스 구조는, 하나의 버스에 데이터가 동시에 전송될 수 있는 두개의 채널을 구성하여 다수의 마스터와 슬레이브가 공유하여 이용할 수 있도록 구성하고, TDMA 방식을 사용하여 아비터는 마스터가 선택한 슬레이브에 따라 마스터의 접근을 허용하도록 함으로써 기존의 방식처럼 복잡한 하드구조나 고비용을 들이지 않고도 전송효율을 크게 높일 수 있는 효과가 있다.