융기된 도핑 결정성 구조체들을 가진 반도체 디바이스들

• Main Authors: RADOSAVLJEVIC MARKO, GARDNER SANAZ K, THEN HAN WUI, CHAU ROBERT S, SUNG SEUNG HOON, DASGUPTA SANSAPTAK
• Format: Patent
• Language: Korean
• Published: 24.01.2018
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

디바이스 층으로부터 연장되는 상승된 또는 융기된 도핑 결정성 구조체를 포함하는 반도체 디바이스들이 설명된다. 실시예들에서, III-N 트랜지스터들은 게이트 스택의 어느 하나의 측면 상에 융기된 결정성 n+ 도핑된 소스/드레인 구조체들을 포함한다. 실시예들에서, 비결정성 재료는 다결정성 소스/드레인 재료의 성장을 제한하기 위해 이용되어, 고품질 소스/드레인 도핑된 결정이 비손상된 영역으로부터 성장되는 것을 허용하고 디바이스 층 내에 형성되는 2도 전자 가스(2DEG)와 저저항 계면을 형성하기 위해 측방으로 확장된다. 일부 실시예들에서, 경쟁적 다결정성 과성장들을 일으킬 수 있는 손상된 GaN의 영역들은 융기된 소스/드레인 성장을 시작하기 전에 비결정성 재료로 커버된다. Semiconductor devices including an elevated or raised doped crystalline structure extending from a device layer are described. In embodiments, III-N transistors include raised crystalline n+ doped source/drain structures on either side of a gate stack. In embodiments, an amorphous material is employed to limit growth of polycrystalline source/drain material, allowing a high quality source/drain doped crystal to grow from an undamaged region and laterally expand to form a low resistance interface with a two-degree electron gas (2DEG) formed within the device layer. In some embodiments, regions of damaged GaN that may spawn competitive polycrystalline overgrowths are covered with the amorphous material prior to commencing raised source/drain growth.