CONTROL CIRCUITS FOR GENERATING OUTPUT ENABLE SIGNALS AND RELATED SYSTEMS AND METHODS

• Main Authors: AMARILIO LIOR, WANG LE, AZIN MEYSAM, KHAZIN ALEXANDER
• Format: Patent
• Language: English; Korean
• Published: 12.12.2017
• Subjects: CALCULATING; COMPUTING; COUNTING; ELECTRIC DIGITAL DATA PROCESSING; PHYSICS

출력 인에이블 신호를 생성하기 위한 제어 회로가 개시된다. 일 양태에서, 표준 클록 신호, 표준 클록 신호에 기초한 피드백 클록 신호, 및 단일 데이터 레이트 (SDR) 데이터 출력 스트림을 사용하여 타이밍 제약을 충족시키는 출력 인에이블 신호를 생성하기 위한 조합 로직을 채용하는 제어 회로가 제공된다. 제어 회로는 수신된 SDR 출력 스트림에 기초하여 이중 데이터 레이트 (DDR) 출력 스트림을 생성하도록 구성된 DDR 변환 회로를 포함한다. 제어 회로는 표준 클록 신호, 피드백 클록 신호, 및 DDR 출력 스트림을 수신하고, 그리고 정의된 타이밍 제약들에 따라 어서트 및 디어서트되는 출력 인에이블 신호를 생성하도록 구성되는 출력 인에이블 회로를 포함한다. 제어 회로는 표준 클록 신호 이외에 고속 클록 신호를 요구하지 않고도 정확하게 타이밍된 출력 인에이블 신호를 생성하도록 구성된다. Control circuits for generating output enable signals are disclosed. In one aspect, a control circuit is provided that employs combinatorial logic to generate an output enable signal that meets timing constraints using a standard clock signal, a feedback clock signal based on the standard clock signal, and a single data rate (SDR) data output stream. The control circuit includes a double data rate (DDR) conversion circuit configured to generate a DDR output stream based on a received SDR output stream. The control circuit includes an output enable circuit configured to receive the standard clock signal, feedback clock signal, and DDR output stream, and to generate the output enable signal that is asserted and de-asserted according to the defined timing constraints. The control circuit is configured to generate an accurately timed output enable signal without the need for a fast clock signal in addition to the standard clock signal.