INGAAS EPI ART III-V GAA INGAAS EPI STRUCTURE AND WET ETCH PROCESS FOR ENABLING III-V GAA IN ART TRENCH

• Main Authors: MURTHY ANAND S, RACHMADY WILLY, GARDNER SANAZ K, KAVALIEROS JACK T, METZ MATTHEW V, DEWEY GILBERT, ZELICK NANCY M, GHANI TAHIR, MOHAPATRA CHANDRA S, RAHHAL ORABI NADIA M
• Format: Patent
• Language: English; Korean
• Published: 01.09.2017
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

본 발명의 실시예들은 나노와이어 및 나노리본 트랜지스터들 및 그러한 트랜지스터들을 형성하는 방법들을 포함한다. 일 실시예에 따르면, 마이크로전자 디바이스를 형성하는 방법은 얕은 트렌치 분리(STI) 층에 형성되는 트렌치 내에 다층 스택을 형성하는 단계를 포함할 수 있다. 다층 스택은 적어도 채널 층, 채널 층 아래에 형성되는 릴리즈 층, 및 채널 층 아래에 형성되는 버퍼 층을 포함할 수 있다. STI 층은 STI 층의 상단 표면이 릴리즈 층의 상단 표면 아래에 있도록 리세스될 수 있다. 릴리즈 층은 채널 층에 대해 릴리즈 층을 선택적으로 에칭함으로써 채널 층 아래로부터 노출된다. Embodiments of the invention include nanowire and nanoribbon transistors and methods of forming such transistors. According to an embodiment, a method for forming a microelectronic device may include forming a multi-layer stack within a trench formed in a shallow trench isolation (STI) layer. The multi-layer stack may comprise at least a channel layer, a release layer formed below the channel layer, and a buffer layer formed below the channel layer. The STI layer may be recessed so that a top surface of the STI layer is below a top surface of the release layer. The exposed release layer from below the channel layer by selectively etching away the release layer relative to the channel layer.