p-n p-n junction semiconductor device capable of avoiding premature breakdown voltage and manufacturing method thereof

• Main Authors: LEE, BYUNG OU, LEE, KEUN WOO, LEE, DONG KEUN, SUNG, HO KUN, LIM, WOONG SUN, PARK, BEOM DOO
• Format: Patent
• Language: English; Korean
• Published: 07.07.2017
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

본 발명은 조기 항복전압을 막을 수 있는 p-n 접합 반도체 소자 및 그 제조방법에 관한 것이다. 본 발명에 따른 조기 항복전압을 막을 수 있는 p-n 접합 반도체 소자는, 기판과; 기판 위에 적층 형성되는 반도체 동작층을 포함하고, 반도체 동작층의 소정 부위에는 p-n 접합으로 이루어지는 소정 높이의 돌출부가 형성되되, 상기 돌출부의 가장자리 면(edge surface)은 하반부가 수직면으로 이루어지고 상반부는 곡면 또는 경사면 형태로 형성되거나, 상반부가 수직면으로 이루어지고 하반부는 곡면 또는 경사면 형태로 형성된다. 이와 같은 본 발명에 의하면, 반도체 소자의 가장자리 면 부분을 반곡면(half-curved) 또는 경사면(chamfered) 형태로 형성함으로써, 반도체 소자의 가장자리 면의 공핍층 두께를 벌크(bulk) 영역에 비해 상대적으로 더 두껍게 확장하여 반도체 소자의 조기 항복전압을 억제할 수 있다. 또한, 반도체 소자의 가장자리 면 부분에 형성된 경사면이 5∼10°의 경사각도로 되어 있어 단차 피복이 우수한 산화 처리가 가능하며, 이에 따라 전류 붕괴 현상을 개선하는 등의 우수한 신뢰성을 가지는 반도체 소자의 제공이 가능하다.