III-N GROUP III-N TRANSISTORS ON NANOSCALE TEMPLATE STRUCTURES

• Main Authors: SUNG, SEUNG HOON, RADOSAVLJEVIC MARKO, GARDNER SANAZ K, THEN HAN WUI, CHAU ROBERT S, CHU KUNG BENJAMIN, DASGUPTA SANSAPTAK
• Format: Patent
• Language: English; Korean
• Published: 05.07.2017
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

III-N 반도체 채널은 핀 측벽과 같은, 실리콘 템플릿 구조의 (111) 또는 (110) 표면 상에 형성되는 III-N 전이층 상에 형성된다. 실시예들에서, 실리콘 핀은 더 순응성 시딩 층을 위해 III-N 에피택셜 막 두께들과 필적할만한 폭을 가져서, 더 낮은 결함 밀도 및/또는 에피택셜 막 두께의 감소를 허용한다. 실시예들에서, 전이층은 GaN이고 반도체 채널은 실리콘 핀으로부터 전도대 오프셋을 증가시키기 위해 인듐(In)을 포함한다. 다른 실시예들에서, 핀은 희생용이어서 제거되거나 산화되고, 또는 다른 경우에는 트랜지스터 제조 동안 유전체 구조로 변환된다. 희생용 핀을 채택하는 소정 실시예들에서, III-N 전이층 및 반도체 채널은 실질적으로 순 GaN이어서, 실리콘 핀의 존재 하에서 지탱할 수 있었던 것보다 더 높은 항복 전압을 허용한다. A III-N semiconductor channel is formed on a III-N transition layer formed on a (111) or (110) surface of a silicon template structure, such as a fin sidewall. In embodiments, the silicon fin has a width comparable to the III-N epitaxial film thicknesses for a more compliant seeding layer, permitting lower defect density and/or reduced epitaxial film thickness. In embodiments, a transition layer is GaN and the semiconductor channel comprises Indium (In) to increase a conduction band offset from the silicon fin. In other embodiments, the fin is sacrificial and either removed or oxidized, or otherwise converted into a dielectric structure during transistor fabrication. In certain embodiments employing a sacrificial fin, the III-N transition layer and semiconductor channel is substantially pure GaN, permitting a breakdown voltage higher than would be sustainable in the presence of the silicon fin.