PROCESSOR INCLUDING MULTIPLE DISSIMILAR PROCESSOR CORES THAT IMPLEMENT DIFFERENT PORTIONS OF INSTRUCTION SET ARCHITECTURE

• Main Authors: HARDAGE JR. JAMES N, WILLIAMSON DAVID J, WILLIAMS III GERARD R, RUSSO RICHARD F
• Format: Patent
• Language: English; Korean
• Published: 04.07.2017
• Subjects: CALCULATING; COMPUTING; COUNTING; ELECTRIC DIGITAL DATA PROCESSING; PHYSICS

일 실시예에서, 집적회로는 하나 이상의 프로세서를 포함할 수 있다. 각각의 프로세서는 다수의 프로세서 코어들을 포함할 수 있으며, 각각의 코어는 상이한 설계/구현 및 성능 레벨을 갖는다. 예를 들어, 코어는 고성능을 위해 구현될 수 있고, 다른 코어는 더 낮은 최대 성능에서 구현될 수 있지만, 효율을 위해 최적화될 수 있다. 또한, 일부 실시예들에서, 프로세서에 의해 구현되는 명령어 세트 아키텍처의 일부 특징(feature)들은 프로세서를 구성하는 코어들 중 단지 하나에서 구현될 수 있다. 그러한 특징이 상이한 코어가 활성인 동안에 코드 시퀀스에 의해 호출되는 경우, 프로세서는 코어들을, 그 특징을 구현하는 코어로 스와핑할 수 있다. 대안적으로, 예외가 취해질 수 있으며, 특징을 식별하고 대응하는 코어를 활성화시키기 위해 예외 핸들러(exception handler)가 실행될 수 있다. In an embodiment, an integrated circuit may include one or more processors. Each processor may include multiple processor cores, and each core has a different design/implementation and performance level. For example, a core may be implemented for high performance, and another core may be implemented at a lower maximum performance, but may be optimized for efficiency. Additionally, in some embodiments, some features of the instruction set architecture implemented by the processor may be implemented in only one of the cores that make up the processor. If such a feature is invoked by a code sequence while a different core is active, the processor may swap cores to the core the implements the feature. Alternatively, an exception may be taken and an exception handler may be executed to identify the feature and activate the corresponding core.