A MULTI-CHIP-MODULE SEMICONDUCTOR CHIP PACKAGE HAVING DENSE PACKAGE WIRING

• Main Authors: CHIU CHIA PIN, HU CHUAN, SWAN JOHANNA
• Format: Patent
• Language: English; Korean
• Published: 21.06.2017
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

빌드 업 층을 갖는 장치가 설명된다. 빌드 업 층은 빌드 업 층의 기저 측으로 압축되는 다수의 다이의 패드 측을 갖는다. 다수의 다이는 다수의 다이의 웨이퍼 단계 테스팅을 가능하게 하는 와이드 패드를 갖는다. 와이드 패드는 이들의 개별 다이를 제조하는 데 사용되는 제조 프로세스에 의해 허용되는 최소 간격만큼 이격된다. 빌드 업 층은 와이드 패드 위에서 제거된다. 장치는 또한 빌드 업 층의 상부 측 상의 금속화 층 및 와이드 패드 위의 실질적으로 충진된 영역을 포함한다. 금속화 층은 와이드 패드 위의 랜드 및 와이드 패드 사이의 다수의 배선을 포함한다. An apparatus is described having a build-up layer. The build-up layer has a pad side of multiple die pressed into a bottom side of the build-up layer. The multiple die have wide pads to facilitate on wafer testing of the multiple die. The wide pads are spaced a minimum distance permitted by a manufacturing process used to manufacture their respective die. The build-up layer above the wide pads is removed. The apparatus also includes metallization on a top side of the build-up layer that substantially fills regions above the wide pads. The metallization includes lands above the wide pads and multiple wires between the wide pads.