MEMORY CELL AND NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE

• Main Authors: KAWASHIMA YASUHIKO, TANIGUCHI YASUHIRO, TOYA TATSURO, KASAI HIDEO, SAKURAI RYOTARO, OKUYAMA KOSUKE, SHINAGAWA YUTAKA
• Format: Patent
• Language: English; Korean
• Published: 20.06.2017
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; INFORMATION STORAGE; PHYSICS; SEMICONDUCTOR DEVICES; STATIC STORES

양자 터널 효과에 의해 전하 축적층(EC)에 전하를 주입하는 데 필요한 전하 축적 게이트 전압에 구속되지 않고, 제1 선택 게이트 구조체(5) 및 제2 선택 게이트 구조체(6)에서, 비트선(BL1) 및 채널층(CH)의 전기적인 접속이나, 소스선(SL) 및 채널층(CH)의 전기적인 접속을 차단하는 데 필요한 전압값으로까지, 비트선(BL1) 및 소스선(SL)의 전압값을 낮출 수 있으므로, 이들 비트선(BL1) 및 소스선(SL)에서의 전압 저감에 맞추어, 제1 선택 게이트 구조체(5)의 제1 선택 게이트 절연막(30)이나, 제2 선택 게이트 구조체(6)의 제2 선택 게이트 절연막(33)의 각 막두께를 얇게 할 수 있고, 그만큼, 고속 동작을 실현할 수 있고, 또한 비트선(BL1)이나 소스선(SL)에서의 전압 저감에 따라, 메모리 셀을 제어하는 주변 회로에 있어서도 전계 효과 트랜지스터의 게이트 절연막의 막두께를 얇게 할 수 있고, 그만큼, 주변 회로의 면적을 작게 할 수 있다. A voltage applied to a bit line (BL1) or a voltage applied to a source line (SL) is reduced to a value that allows a first select gate structure (5) or a second select gate structure (6) to block electrical connection between the bit line (BL1) and a channel layer (CH) or between the source line (SL) and the channel layer (CH), irrespective of a charge storage gate voltage needed to inject charge into a charge storage layer (EC) by a quantum tunneling effect. In accordance with the reduction in voltage(s) applied to the bit line (BL1) and the source line (SL), thickness of a first select gate insulating film (30) of the first select gate structure (5) and thickness of a second select gate insulating film (33) of the second select gate structure (6) are reduced. High-speed operation is achieved correspondingly. In accordance with the reduction in voltage(s) applied to the bit line (BL1) and the source line (SL), thickness of a gate insulating film of a field effect transistor in a peripheral circuit that controls a memory cell is reduced. The area of the peripheral circuit is reduced correspondingly.