III-N NONPLANAR III-N TRANSISTORS WITH COMPOSITIONALLY GRADED SEMICONDUCTOR CHANNELS

III-N 반도체 채널은 천이층과 III-N 분극층 사이에서 조성적으로 등급화된다. 실시예들에서, 게이트 스택은 등급화된 III-N 반도체 채널을 포함하는 핀의 측벽들 위에 적층되어, 게이트 바이어스 전압에 응답하어 적어도 측벽 표면들 양자 모두에 인접하는 III-N 반도체 채널에 전송 채널의 형성을 가능하게 한다. 실시예들에서, 게이트 스택은 조성적으로 등급화된 III-N 반도체 채널을 포함하는 나노와이어 주변에 완전히 적층되어, 게이트 바이어스 전압에 응답하여 분극층 및 천이층 양자 모두에 인접하는 III-N 반도체 채널에 전송...

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Main Authors SUNG, SEUNG HOON, RADOSAVLJEVIC MARKO, GARDNER SANAZ K, THEN HAN WUI, CHAU ROBERT S, CHU KUNG BENJAMIN, DASGUPTA SANSAPTAK
Format Patent
LanguageEnglish
Korean
Published 28.12.2016
Subjects
BASIC ELECTRIC ELEMENTS
ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
ELECTRICITY
SEMICONDUCTOR DEVICES
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Summary:III-N 반도체 채널은 천이층과 III-N 분극층 사이에서 조성적으로 등급화된다. 실시예들에서, 게이트 스택은 등급화된 III-N 반도체 채널을 포함하는 핀의 측벽들 위에 적층되어, 게이트 바이어스 전압에 응답하어 적어도 측벽 표면들 양자 모두에 인접하는 III-N 반도체 채널에 전송 채널의 형성을 가능하게 한다. 실시예들에서, 게이트 스택은 조성적으로 등급화된 III-N 반도체 채널을 포함하는 나노와이어 주변에 완전히 적층되어, 게이트 바이어스 전압에 응답하여 분극층 및 천이층 양자 모두에 인접하는 III-N 반도체 채널에 전송 채널의 형성을 가능하게 한다.
Bibliography:Application Number: KR20167035704