PHASE LOCKED LOOP FOR REDUCING FRACTIONAL SPUR NOISE

• Main Authors: KIM, CHEON SOO, KO, JUN SOO, LEE, JA YOL, KANG, JAE HYUN, LEE, MIN JAE
• Format: Patent
• Language: English; Korean
• Published: 28.12.2016
• Subjects: AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATIONOF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES; BASIC ELECTRONIC CIRCUITRY; ELECTRICITY

A phase locked loop that generates an output clock signal to correspond to a reference clock signal, according to the present invention, comprises: a first phase interpolator for generating a first interpolator clock signal having a first time delay from the output clock signal; a second phase interpolator for generating a second interpolator clock signal having a second time delay from the output clock signal; an interpolator controller for generating an interpolator control signal that controls to select one of the first and second interpolator clock signals at a predetermined ratio; a multiplexer for selecting one of the first and second interpolator clock signals according to the interpolator control signal; a divider for dividing the one selected from the first and second interpolator clock signals to generate a divided clock signal; and a digital control oscillator for controlling a frequency of the output clock signal to correspond to a phase difference between the reference clock signal and the divide clock signal. 본 발명에 따른 기준 클록 신호에 대응하여 출력 클록 신호를 생성하는 위상 고정 루프는, 상기 출력 클록 신호로부터 제 1 시간 지연을 가지는 제 1 인터폴레이터 클록 신호를 생성하는 제 1 위상 인터폴레이터, 상기 출력 클록 신호로부터 제 2 시간 지연을 가지는 제 2 인터폴레이터 클록 신호를 생성하는 제 2 위상 인터폴레이터, 상기 제 1 및 제 2 인터폴레이터 클록 신호들 중 하나를 소정의 비율로 선택하도록 제어하는 인터폴레이터 제어 신호를 생성하는 인터폴레이터 제어기, 상기 인터폴레이터 제어 신호에 따라 상기 제 1 및 제 2 인터폴레이터 클록 신호들 중 하나를 선택하는 멀티플렉서, 상기 제 1 및 제 2 인터폴레이터 클록 신호들 중 선택된 하나를 분주하여 분주 클록 신호를 생성하는 분주기, 그리고 상기 기준 클록 신호 및 상기 분주 클록 신호 사이의 위상 차이에 대응하여 상기 출력 클록 신호의 주파수를 제어하는 디지털 제어 발진기를 포함한다.