METHOD AND APPARATUS FOR CONPENSATING SAMPLING CLOCK-OFFSET

• Main Authors: PARK, CHANG SOON, JOS SUJIT, HONG, YOUNG JUN, GORE ASHUTOSH DEEPAK, CHOUDHARY MANOJ, BYNAM KIRAN, PS CHANDRASHEKHAR THEJASWI
• Format: Patent
• Language: English; Korean
• Published: 13.12.2016
• Subjects: ELECTRIC COMMUNICATION TECHNIQUE; ELECTRICITY; TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHICCOMMUNICATION

Disclosed are a method and an apparatus for compensating sampling clock-offset. The method for compensating sampling clock-offset includes: a step of calculating a positive critical value and a negative critical value of data symbols of a pulse type; a step of calculating a positive adding-up ratio and a negative adding-up ratio from the received samples; and a step of compensating the sampling clock-offset when the positive adding-up ratio is less than or equal to the positive critical value and the negative adding-up ratio is lower than or equal to the negative critical value. 샘플링 클럭-오프셋 보상 방법 및 장치가 개시된다. 샘플링 클럭-오프셋 보상 방법은 펄스 형태의 데이터 심볼들의 양의 임계치와 음의 임계치를 계산하는 단계; 수신된 샘플들로부터 양의 합산 비율과 음의 합산 비율을 계산하는 단계; 및 상기 양의 합산 비율이 상기 양의 임계치보다 작거나 같고 상기 음의 합산 비율이 상기 음의 임계치보다 작거나 같은 경우에, 상기 샘플링 클럭-오프셋을 보상하는 단계를 포함할 수 있다.