SCALABLE INTERCONNECT STRUCTURES WITH SELECTIVE VIA POSTS

• Main Authors: ANDRYUSHCHENKO TATYANA N, KOBRINSKY MAURO J, CHEBIAM RAMANAN V, YOO HUI JAE
• Format: Patent
• Language: English; Korean
• Published: 23.11.2016
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

하부 레벨 인터커넥트 피쳐의 상부 표면 상에 배치되는 선택적 비아 포스트를 포함하는 인터커넥트 구조체들 및 이러한 포스트를 선택적으로 형성하기 위한 제조 기법이 개시된다. 본 명세서의 실시예들에 따라, 최소 인터커넥트 라인 간격이 비아 개구에서의 레지스트레이션 에러와는 무관하게 유지될 수 있다. 실시예들에서, 선택적 비아 포스트는 포스트가 내부에 배치되는 비아 개구의 것보다 작은 하부 측방향 치수를 갖는다. 전도성 비아 포스트는 비아 개구에 의해 노출되는 하부 인터커넥트 피쳐의 상부 표면에 형성되는 것이 바람직할 수 있다. 후속적으로 퇴적되는 유전체 재료는 어떠한 전도성 비아 포스트도 형성되지 않은 인터커넥트 피쳐를 넘어 연장하는 비아 개구의 부분들을 백필링한다. 상부 레벨 인터커넥트 피쳐는 하부 레벨 피쳐와 전기적으로 상호접속되도록 선택적 비아 포스트 상에 놓인다. Interconnect structures including a selective via post disposed on a top surface of a lower level interconnect feature, and fabrication techniques to selectively form such a post. Following embodiments herein, a minimum interconnect line spacing may be maintained independent of registration error in a via opening. In embodiments, a selective via post has a bottom lateral dimension smaller than that of a via opening within which the post is disposed. Formation of a conductive via post may be preferential to a top surface of the lower interconnect feature exposed by the via opening. A subsequently deposited dielectric material backfills portions of a via opening extending beyond the interconnect feature where no conductive via post was formed. An upper level interconnect feature is landed on the selective via post to electrically interconnect with the lower level feature.