THIN FILM TRANSISTOR ARRAY SUBSTRATE AND MANUFACTURING METHOD OF THE SAME

• Main Author: CHOUNG, JONG HYUN
• Format: Patent
• Language: English; Korean
• Published: 23.08.2016
• Subjects: BASIC ELECTRIC ELEMENTS; DEVICES OR ARRANGEMENTS, THE OPTICAL OPERATION OF WHICH ISMODIFIED BY CHANGING THE OPTICAL PROPERTIES OF THE MEDIUM OF THEDEVICES OR ARRANGEMENTS FOR THE CONTROL OF THE INTENSITY,COLOUR, PHASE, POLARISATION OR DIRECTION OF LIGHT, e.g.SWITCHING, GATING, MODULATING OR DEMODULATING; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; FREQUENCY-CHANGING; NON-LINEAR OPTICS; OPTICAL ANALOGUE/DIGITAL CONVERTERS; OPTICAL LOGIC ELEMENTS; OPTICS; PHYSICS; SEMICONDUCTOR DEVICES; TECHNIQUES OR PROCEDURES FOR THE OPERATION THEREOF

The purpose of the present invention is to simultaneously form a first conducting pattern group which includes a data line and a gate line of the same material, and to prevent the data line and gate line from overlapping with each other. According to an embodiment of the present invention, a thin-film transistor array substrate comprises: a first conducting pattern group including a gate line extending in a first direction, data lines extending in a second direction which intersects with the first direction and arranged at intervals in the second direction with the gate line therebetween, and a gate electrode protruding from the gate line; an active pattern arranged on top of the gate electrode to overlap with the gate electrode; a second conducting pattern group including a bridge pattern to connect the data lines, a source electrode extending from the bridge pattern above the active pattern, and a drain electrode separated from the source electrode, faced with the source electrode and formed on top of the active pattern; and metallic patterns stacked between the active pattern and the source electrode and between the active pattern and the drain electrode respectively. 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판은 제1 방향을 따라 연장된 게이트 라인, 상기 제1 방향에 교차되는 제2 방향을 따라 연장되며 상기 게이트 라인을 사이에 두고 상기 제2 방향을 따라 이격되어 배치된 데이터 라인들, 및 상기 게이트 라인으로부터 돌출된 게이트 전극을 포함하는 제1 도전 패턴 그룹; 상기 게이트 전극에 중첩되도록 상기 게이트 전극 상에 배치된 액티브 패턴; 상기 데이터 라인들 연결하는 브릿지 패턴, 상기 브릿지 패턴으로부터 상기 액티브 패턴 상부로 연장된 소스 전극 및 상기 소스 전극으로부터 이격되고 상기 소스 전극에 마주하며 상기 액티브 패턴 상에 형성된 드레인 전극을 포함하는 제2 도전 패턴 그룹; 및 상기 액티브 패턴과 상기 소스 전극 사이 및 상기 액티브 패턴과 상기 드레인 전극 사이에 각각 적층된 메탈 패턴들을 포함할 수 있다.