SEMICONDUCTOR MEMORY DEVICE AND METHOD OF FABRICATING THE SAME

• Main Authors: KIM, CHAE HO, YANG, SANG RYOL, LIM, SEUNG HYUN, LEE, WOONG
• Format: Patent
• Language: English; Korean
• Published: 10.08.2016
• Subjects: ELECTRICITY

Provided is a stacking structure having gate electrode and insulation layers alternately stacked on a substrate. On the substrate, provided is a cell channel structure including a first semiconductor pattern connected to the substrate by penetrating the stacked structure and a first channel pattern arranged on the first semiconductor pattern and connected to the first semiconductor pattern. On the substrate, provided is a dummy vertical channel structure spaced apart from the stacked structure and including a second semiconductor pattern connected to the substrate and a second channel pattern arranged on the second semiconductor pattern and connected to the second semiconductor pattern. A first height from a surface of the substrate to an upper surface of the first semiconductor pattern is higher than a second height from the surface of the substrate to an upper surface of the second semiconductor pattern. 게이트 전극들과 절연층들이 교대로 반복 적층된 적층 구조체가 기판 상에 제공된다. 적층 구조체를 관통하며 기판과 접속하는 제1 반도체 패턴, 및 제1 반도체 패턴 상에 배치되며 제1 반도체 패턴과 접속하는 제1 채널 패턴을 포함하는 셀 채널 구조체가 기판 상에 제공된다. 적층 구조체와 이격되며, 기판과 접속하는 제2 반도체 패턴, 및 제2 반도체 패턴 상에 배치되며 제2 반도체 패턴과 접속하는 제2 채널 패턴을 포함하는 더미 수직 채널 구조체가 기판 상에 제공된다. 기판의 표면으로부터 제1 반도체 패턴의 상면까지의 제1 높이는 상기 기판의 표면으로부터 상기 제2 반도체 패턴의 상면까지의 제2 높이보다 크다.