LITHOGRAPHIC TECHNIQUE FOR FEATURE CUT BY LINE-END SHRINK

• Main Authors: KAO KO BIN, LIU RU GUN, YEN YUNG SUNG, HSIEH KEN HSIEN, CHEN CHUN KUANG
• Format: Patent
• Language: English; Korean
• Published: 29.06.2016
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

A technique for patterning a workpiece such as an integrated circuit workpiece is provided. In an exemplary embodiment, the method includes a step of receiving a dataset specifying a plurality features to be formed on the workpiece. A first patterning of a hard mask of the workpiece is performed based on a first set of features of the plurality of features, and a first spacer material is deposited on a sidewall of the patterned hard mask. A second patterning is performed based on a second set of features, and a second spacer material is deposited on a sidewall of the first spacer material. A third patterning is performed based on a third set of features. A portion of the workpiece is selectively processed using a pattern defined by a remainder of at least one of the patterned hard mask layer, the first spacer material, or the second spacer material. 집적 회로 워크피스와 같은 워크피스를 패터닝하기 위한 기법이 제공된다. 예시적인 실시예에서, 방법은 워크피스 상에 형성될 복수의 피쳐들을 명시하는 데이터세트를 수용하는 단계를 포함한다. 워크피스의 하드마스크의 제1 패터닝이 복수의 피쳐들의 제1 세트의 피쳐들에 기반하여 수행되고, 제1 스페이서 재료는 패터닝된 하드마스크의 측벽 상에 성막된다. 제2 패터닝이 제2 세트의 피쳐들에 기반하여 수행되고, 제2 스페이서 재료가 제1 스페이서 재료의 측벽 상에 성막된다. 제3 패터닝이 제3 세트의 피쳐들에 기반하여 수행된다. 워크피스의 일부분은 패터닝된 하드마스크 층, 제1 스페이서 재료, 또는 제2 스페이서 재료 중 적어도 하나의 잔존물에 의해 정의되는 패턴을 사용하여 선택적으로 프로세싱된다.