AIR GAP SPACER INTEGRATION FOR IMPROVED FIN DEVICE PERFORMANCE

• Main Authors: KIMURA YOSHIE, DELGADINO GERARDO A, BESSER PAUL RAYMOND, YANG DENGLIANG, VAN SCHRAVENDIJK BART, OKORN SCHMIDT HARALD
• Format: Patent
• Language: English; Korean
• Published: 27.04.2016
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

Provided is a method for providing a FinFET device that has an air gap spacer. The present invention includes: a step of providing a substrate that has a first interlayer dielectric (ILD) layer, a plurality of fins, and a dummy polysilicon gate arranged across the fins; a step of depositing a sacrificial spacer at a circumference of the dummy polysilicon gate; a step of depositing a second ILD layer at a circumference of the sacrificial spacer; a step of selectively etching the dummy polysilicon gate with respect to the second ILD layer and the sacrificial spacer; a step of depositing a replacement metal gate (RMG); a step of etching a part of the RMG such that a recess surrounded by the sacrificial spacer is generated; and a step of depositing a gate capping layer with a first layer surrounded by the sacrificial spacer at least in part, as a step of depositing the gate capping layer in the recess. The gate capping layer is made of silicon oxycarbide (SiOC). 에어 갭 스페이서를 갖는 FinFET 디바이스를 제공하기 위한 방법은, 제 1 층간 유전체 (ILD; interlayer dielectric) 층, 복수의 핀들 (fins) 및 복수의 핀들을 가로지르도록 배열된 더미 폴리실리콘 게이트를 포함하는 기판을 제공하는 단계; 더미 폴리실리콘 게이트 둘레에 희생적 스페이서를 증착하는 단계; 희생적 스페이서 둘레에 제 2 ILD 층을 증착하는 단계; 제 2 ILD 층 및 희생적 스페이서에 대해 더미 폴리실리콘 게이트를 선택적으로 에칭하는 단계; 대체 금속 게이트 (RMG; replacement metal gate) 를 증착하는 단계; 희생적 스페이서로 둘러싸인 리세스를 생성하도록 RMG의 일부를 에칭하는 단계; 및 리세스 내에 게이트 캡핑층을 증착하는 단계로서, 제 1 층은 희생적 스페이서에 의해 적어도 부분적으로 둘러싸이는, 게이트 캡핑층을 증착하는 단계를 포함한다. 게이트 캡핑층은 실리콘 옥시카바이드 (SiOC) 로 이루어진다.