AUXILIARY SELF-PROTECTING TRANSISTOR STRUCTURE

• Main Authors: KANG, TAE GHYUN, SNOWDON KENNETH P, YOUNG ALISTER
• Format: Patent
• Language: English; Korean
• Published: 09.03.2016
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

This document discusses, among other things, an auxiliary self-protecting transistor circuit, system, and method configured to protect a complementary metal-oxide semiconductor (CMOS) transistor. The auxiliary self-protecting transistor circuit can include an ESD device including a gate terminal, a drain terminal, and a source terminal. The ESD device is configured to be coupled to an isolation region of a complementary metal-oxide semiconductor (CMOS) transistor, and can provide a discharge path between the isolation region of the CMOS transistor and the source terminal of the ESD device. The isolation region of the CMOS transistor can include a blocking junction, such as an n-doped isolation well (niso), a p-type well (pwell), or one or more other blocking junctions. 본 발명은, 특히, 상보적 금속 산화물 반도체(CMOS) 트랜지스터를 보호하도록 구성된 보조 자가 보호 트랜지스터 회로, 시스템, 및 방법을 논의한다. 보조 자가 보호 트랜지스터 회로는 게이트 단자, 드레인 단자, 및 소스 단자를 포함하는 ESD 디바이스를 포함할 수 있다. ESD 디바이스는 상보적 금속 산화물 반도체(CMOS) 트랜지스터의 분리 영역에 커플링되도록 구성되고, CMOS 트랜지스터의 분리 영역과 ESD 디바이스의 소스 단자 사이에 방전 경로를 제공할 수 있다. COMS 트랜지스터의 분리 영역은 차단 접합부, 예컨대 n-도핑 분리 웰(niso), p-형 웰(pwell), 또는 하나 이상의 다른 차단 접합부들을 포함할 수 있다.