A FLIP-FLOP WITH REDUCED RETENTION VOLTAGE

• Main Authors: RASOULI SEID HADI, ABU RAHMA MOHAMED HASSAN, SHAH JAY MADHUKAR, PATEL PRAYAG BHANUBHAI, DATTA ANIMESHI, SAINT LAURENT MARTIN, BAPAT SACHIN, PARKAR PEEYUSH KUMAR, VILANGUDIPITCHAI RAMAPRASATH
• Format: Patent
• Language: English; Korean
• Published: 23.12.2015
• Subjects: BASIC ELECTRONIC CIRCUITRY; ELECTRICITY; PULSE TECHNIQUE

회로는 클록 신호 및 제어 신호에 응답하는 로직 게이트를 포함한다. 회로는 또한 플립-플롭의 마스터 스테이지를 포함한다. 회로는 추가로 마스터 스테이지에 응답하는 플립-플롭의 슬래이브 스테이지를 포함한다. 회로는 추가로 클록 신호의 지연된 버전을 출력하도록 구성되고 로직 게이트에 응답하는 인버터를 포함한다. 로직 게이트의 출력 및 클록 신호의 지연된 버전은 플립-플롭의 마스터 스테이지 및 슬래이브 스테이지에 제공된다. 마스터 스테이지는 슬래이브 스테이지를 제어하기 위한 제어 신호에 응답한다. A circuit including a logic gate responsive to a clock signal and to a control signal. The circuit also includes a master stage of a flip-flop. The circuit further includes a slave stage of the flip-flop responsive to the master stage. The circuit further includes an inverter responsive to the logic gate and configured to output a delayed version of the clock signal. An output of the logic gate and the delayed version of the clock signal are provided to the master stage and to the slave stage of the flip-flop. The master stage is responsive to the control signal to control the slave stage.