Method for fabricating MOSFET using self-aligned local ion implantation

• Main Author: SON, NAK JIN
• Format: Patent
• Language: English; Korean
• Published: 13.01.2004
• Edition: 7
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

PURPOSE: A method for manufacturing an MOS(Metal Oxide Semiconductor) transistor using a self-alignment local ion implantation, is provided to be capable of preventing the generation of an overlap phenomenon with an LDD(Lightly Doped Drain) region and reducing junction capacitance. CONSTITUTION: A mask material layer(125) including an opening portion, is formed at the upper portion of a substrate(100). After forming the first spacer(135) at both sidewalls of the opening portion, a predetermined ion implantation process is carried out at the resultant structure for forming a threshold voltage controlling ion implantation region(140) and a punch-through preventing ion implantation region(145). Then, the first spacer is removed. After forming a gate at the opening portion, a low concentration source/drain region are formed at both sides of the gate. After forming the second spacer at both sidewalls of the gate, a high concentration source/drain region are formed near the low concentration source/drain region. 본 발명은 셀프얼라인 로칼이온주입공정을 이용한 모스 트랜지스터의 제조방법에 관한 것이다. 본 발명의 모스 트랜지스터의 제조방법은 게이트가 형성될 부분의 기판을 노출시키는 개구부를 구비한 마스크물질을 기판상에 형성하는 단계와; 상기 개구부의 측벽에 스페이서를 형성하는 단계와; 상기 노출된 기판으로 문턱전압조절 및 펀치스루방지용 불순물을 이온주입하여 문턱전압조절용 이온주입영역과 펀치스루방지용 이온주입영역을 기판에 형성하는 단계와; 상기 스페이서를 제거하는 단계와; 상기 개구부내에 게이트 절연막을 구비한 게이트를 형성하는 단계와; 상기 마스크물질을 제거하는 단계와; 게이트양측의 기판에 저농도 소오스/드레인 영역을 형성하는 단계와; 상기 게이트의 측벽에 스페이서를 형성하는 단계와; 상기 저농도 소오스/드레인 영역과 접하는 고농도 소오스/드레인 영역을 형성하는 단계를 포함한다. 본 발명은 문턱전압조절 및 펀치스루방지용 이온주입공정을 셀프얼라인방식으로 수행함으로써, 후속공정에서의 LDD 영역과의 오버랩발생을 방지하고, 접합용량을 방지할 수 있는 이점이 있다.