METHOD FOR PROVIDING AN ISOLATED DEVICE IN A SHALLOW TRENCH ISOLATION PROCESS

• Main Author: KIM, YEONG SIL
• Format: Patent
• Language: English; Korean
• Published: 04.07.2003
• Edition: 7
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

PURPOSE: An isolation method in a semiconductor STI(Shallow Trench Isolation) process is provided to be capable of preventing divots from being generated at the contact portion between an active region and an isolating region by filling an isolation layer in a trench after removing a spacer oxide layer. CONSTITUTION: After forming a buffer oxide layer(30) on a substrate(20), a nitride layer(40) is formed on the buffer oxide layer. Then, a hard mask is formed by selectively etching the nitride layer. After depositing oxide layer at the resultant structure, a spacer oxide layer(50) is formed at both sidewalls of the hard mask. At this time, the predetermined portion of the substrate is exposed. After forming a trench(60) in the substrate, the spacer oxide layer is removed by carrying out a wet etching process. After filling the trench with an isolation layer, a polishing process is carried out at the resultant structure. Then, the hard mask is removed. 반도체 STI(Shallow Trench Isolation) 공정에서의 소자 분리 방법을 개시한다. 본 발명은, 트렌치 형성시 에칭 마스크로 이용되는 질화막(nitride)에 패턴을 형성하는 과정과, 산화물을 증착하여 질화막 패턴에 스페이서(spacer)를 형성하는 과정과, 증착한 산화물을 에칭하고 트렌치를 형성하는 과정과, 스페이서 산화물을 습식으로 식각하고 절연성을 지닌 산화물로 트렌치를 충진하는 과정과, CMP(Chemical Mechanical Polishing) 기법으로 평탄화를 실시하는 과정과, 질화막을 제거하여 소자 분리를 완성하는 과정으로 각각 이루어진다. 이러한 기술적 과정에 의해, 본 발명은 STI 공정시 액티브 영역(active area)과 절연 영역(isolation area)에서의 홈(divot) 발생을 사전에 예방하여 소자의 전기적 특성을 향상시키고 반도체 수율을 높일 수 있는 효과가 있다.