SEMICONDUCTOR DEVICE

• Main Authors: OKAMOTO TAKEO, MATSUMOTO JUNKO, YAMAUCHI TADAAKI
• Format: Patent
• Language: English; Korean
• Published: 09.05.2003
• Edition: 7
• Subjects: BASIC ELECTRONIC CIRCUITRY; ELECTRICITY; INFORMATION STORAGE; PHYSICS; PULSE TECHNIQUE; STATIC STORES

PURPOSE: To set an output buffer circuit at output high impedance state without fail when one of two power supplies of a semiconductor device is cut-off. CONSTITUTION: In an output circuit, a latch circuit composed of inverter circuits (2 and 22) and MOS transistors (3 and 23) is arranged in the next stage to the gate circuits (30 and 32) which accept a power supply voltage related to a 1st power supply voltage (EXVDD) as an operating power supply voltage, and a 2nd power supply voltage (VDDQ) is given as an operating power supply voltage for the latch circuit. An output buffer circuit (912) is driven according to the output of the latch circuit. Even when the 1st power supply voltage is cut off, as the operating power supply voltage signal voltage in the stand-by state is held by the latch circuit which receives the 2nd power supply voltage, so the output buffer circuit can be kept in a high impedance state without failure. 2 전원 구성의 반도체 장치에서 1개의 전원 차단시에도, 확실하게 출력 버퍼 회로를 출력 하이 임피던스 상태로 설정한다. 출력 회로에서, 제 1 전원 전압(EXVDD)에 관련되는 전원 전압을 동작 전원 전압으로서 수취하는 게이트 회로(30, 32)의 다음 단에 인버터 회로(2, 22)와 MOS 트랜지스터(3, 23)로 구성되는 래치 회로를 배치하고, 이 래치 회로의 동작 전원 전압으로서 제 2 전원 전압(VDDQ)을 인가한다. 이 래치 회로의 출력에 따라서 출력 버퍼 회로(912)를 구동한다. 제 1 전원 전압이 차단되더라도, 제 2 전원 전압을 동작 전원 전압으로서 수취하는 래치 회로에 의해, 대기 상태시의 신호 전압이 유지되고 있어, 확실하게 출력 버퍼 회로를 출력 하이 임피던스 상태로 유지할 수 있다.