METHOD OF FABRICATING DEEP SUB-MICRON CMOS SOURCE/DRAIN WITH MDD AND SELECTIVE CVD SILICIDE

• Main Authors: HSU SHENG TENG, IGUCHI KATSUJI, MAA JER SHEN, ONO YOSHI
• Format: Patent
• Language: English; Korean
• Published: 01.05.2003
• Edition: 7
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

PURPOSE: A method for fabricating a deep sub-micron complementary-metal-oxide-semiconductor(CMOS) source/drain with a moderately-doped drain(MDD) and selective chemical vapor deposition(CVD) silicide is provided to improve an advantage when a substrate increases in size by making a process time interval uniform regardless of a wafer region. CONSTITUTION: A substrate(12) is prepared to contain a conductive region having device active areas therein. A gate electrode is formed on the active areas. A gate electrode sidewall insulation layer(22,24) is deposited on each gate electrode. Ions of the first type are implanted to form a source region and a drain region in one active area. Ions of the second type are implanted to form a source region and a drain region in the other active area. 본 발명은 실리콘 기판상에 MOS 또는 CMOS 장치를 형성하는 방법에 관한 것으로서, 내부에 장치 활성 영역을 갖는 도전 영역을 포함하도록 기판을 형성하는 단계; 장치 활성 영역상에 게이트 전극을 형성하는 단계; 각 게이트 전극상에 게이트 전극 측벽 절연층을 증착하여 형성하는 단계; 하나의 장치 활성 영역내에 소스 영역과 드레인 영역을 형성하도록 제 1 타입의 이온을 주입하는 단계; 및 나머지 하나의 장치 활성 영역내에 소스 영역과 드레인 영역을 형성하도록 제 2 타입의 이온을 주입하는 단계를 포함한다.