Bit-Line Sense Amplifier limiting the pull-up voltage on BIT signal and Semiconductor Memory Device having the same

• Main Author: HONG, SUN WON
• Format: Patent
• Language: English; Korean
• Published: 01.05.2003
• Edition: 7
• Subjects: INFORMATION STORAGE; PHYSICS; STATIC STORES

PURPOSE: A bit line sense amplifier for restraining a pull-up voltage of a bit signal and a semiconductor memory device having the same are provided to prevent unnecessary power consumption and stress by restraining a rising voltage of a pull-up terminal. CONSTITUTION: An amplification portion(401) is formed with the first and the second inverters. The first inverter is formed with the first PMOS transistor(401a) and the first NMOS transistor(401b). The second inverter is formed with the second PMOS transistor(401c) and the second NMOS transistor(401d). Each source of the first and the second PMOS transistors(401a,401c) is commonly connected with a pull-up terminal(N402). Each source of the first and the second NMOS transistors(401b,401d) is commonly connected with a pull-down terminal(N404). A pull-up portion(403) is formed with an NMOS pull-up transistor(403a) and a PMOS transistor(403b). A pull-down portion(505) is formed with an NMOS pull-down transistor(405a) having a drain connected with the pull-down terminal(N404) and a source connected with an earth voltage(VSS). 비트 신호의 풀업 전압을 제한하는 비트라인 센스앰프 및 이를 가지는 반도체 메모리 장치가 게시된다. 본 발명의 비트라인 센스앰프는 소정의 풀업 단자와 풀다운 단자 사이에 형성되어 소정의 비트 신호 및 상보 비트 신호를 증폭하는 증폭부로서, 서로 래치되는 2개의 인버터를 포함하는 증폭부; 소정의 전원 공급 단자와 상기 풀업 단자 사이에 형성되며, 소정의 풀업 제어 신호에 응답하여, 풀업 단자의 전압을 상승시키는 풀업부; 및 접지 전압 단자와 풀다운 단자 사이에 형성되며, 소정의 풀다운 제어 신호에 의하여 게이팅되어 풀다운 단자의 전압를 하강시키는 풀다운부를 구비한다. 그리고, 풀업부는 전원 공급 단자의 전압을 소정의 강하 전압만큼 하강시키는 제1 트랜지스터; 및 풀업 제어 신호에 응답하여 게이팅되어, 제1 트랜지스터에 의하여 하강되는 전원 공급 단자의 전압을 풀업 단자로 제공하는 제2 트랜지스터를 구비한다.