CONTAMINATION CONTROL FOR EMBEDDED FERROELECTRIC DEVICE FABRICATION PROCESSES

• Main Authors: HURD TRACE Q, SUMMERFELT SCOTT, COLOMBO LUIGI, MIRKARIMI LAURA W, GILBERT STEPHEN R
• Format: Patent
• Language: English; Korean
• Published: 19.02.2003
• Edition: 7
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

PURPOSE: A contamination control method for an embedded ferroelectric device fabrication process is provided to form a ferroelectric device together with a semiconductor integrated circuit without substantial risk of cross contamination through shared equipment(e.g., steppers, metrology tools, and the like) by integrating a ferroelectric device fabrication process with a standard semiconductor fabrication process. CONSTITUTION: Ferroelectric device contaminant substrates(e.g., Pb, Zr, Ti and Ir) that are incompatible with standard complementary metal oxide semiconductor(CMOS) fabrication processes are tightly controlled. Specific etch chemistries have been developed to remove incompatible substances from the backside and edge surfaces of the substrate after a ferroelectric device has been formed. In addition, a sacrificial layer may be disposed over the bottom and edge surfaces(and, in some embodiments, the front side edge exclusion zone surface) of the substrate to assist in the removal of difficult-to-etch contaminants(e.g., Ir). 본 발명은 표준 CMOS 제조 공정에 비상용성인 강유전성 소자 오염 물질(예를 들어, Pb, Zr, Ti 및 Ir)이 엄격히 제어되는 강유전성 소자의 제조방법에 관한 것이다. 특히, 강유전성 소자가 형성된 후 기판의 후측 및 가장자리 표면으로부터 비상용성인 물질을 제거하기 위한 특이적 에칭 화학물질이 개발되어 왔다. 또한, 에칭이 곤란한 오염물질(예를 들어, Ir)의 제거를 보조하기 위해, 기판의 하부 표면 및 가장자리 표면( 및, 일부 양태에서는, 전면 가장자리 이외의 영역 표면) 위에 희생층을 배치할 수 있다. 이러한 방식으로 상기 강유전성 소자의 제조공정을 표준 반도체 제조 공정과 통합할 수 있고, 이로 인해 강유전성 소자가 공유 소자(예를 들어, 스테퍼, 계측 기구 등)에 의해 상호 오염될 실질적인 위험 없이 반도체 집적 회로와 함께 형성될 수 있다.