SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF

• Main Author: MATSUBARA YOSHINORI
• Format: Patent
• Language: English; Korean
• Published: 06.01.2003
• Edition: 7
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

PURPOSE: To suppress the generation of a void in a current path. CONSTITUTION: This manufacturing method of a semiconductor memory device comprises a process for forming a capacitor 20 consisting of a plate diffusion layer 21a, a capacitor insulation film 22 and a polysilicon film 23 in a trench, a process for forming a TEOS film 24 on the side face of the trench and the polysilicon film 23, a process for forming a resist film on the TEOS film 24 in the trench, a process for removing the TEOS film 24 up to the height of the upper face of a buried layer 11c using the resist film as a mask, a process for removing the resist film, a process for removing the TEOS film 24 selectively to expose the upper surface of the polysilicon film 23, and a process for forming a connecting part 28 on the exposed upper surface of the polysilicon film 23. 반도체 기억 장치는, 제1 반도체층과, 상기 제1 반도체층 위에 형성된 매립 절연층과, 상기 매립 절연층 위에 형성된 제2 반도체층과, 상기 제2 반도체층 및 상기 매립 절연층을 관통하여 상기 제1 반도체층 내에 이를 때까지 형성된 트렌치와-상기 트렌치는 상기 매립 절연층 측면이 상기 제2 반도체층 측면보다도 후퇴하는 후퇴부를 구비하고, 상기 제2 반도체층 부분에서의 상기 트렌치는 제1 개구 폭을 규정함-, 상기 트렌치 측면 및 저면을 따라 상기 제1 반도체층 내에 형성된 제1 캐패시터 전극과, 상기 제1 캐패시터 전극을 피복하여 상기 트렌치 내에 형성된 캐패시터 절연막과, 상기 캐패시터 절연막을 통해 상기 제1 캐패시터 전극과 대향하고, 상기 제1 반도체층에서의 상기 트렌치 내에 형성된 제2 캐패시터 전극과, 상기 후퇴부 측면에 형성된 절연막과-상기 절연막은 제2 개구 폭과 제3 개구 폭을 규정하고, 상기 제2 개구 폭은 상기 매립 절연층 부분에서의 폭이고, 상기 제2 개구 폭은 상기 제1 개구 폭 이하이고, 상기 제3 개구 폭은 상기 매립 절연층과 상기 제1 반도체층과의 경계부에서의 폭임-, 및 상기 매립 절연층 및 상기 제2 반도체층에서의 상기 트렌치 내에 형성되며, 상기 제2 캐패시터 전극과 전기적으로 접속된 접속부 를 구비한다.