Method for delineation of eDRAM support device notched gate

• Main Authors: RADENS CARL J, MANDELMAN JACK A
• Format: Patent
• Language: English; Korean
• Published: 05.08.2002
• Edition: 7
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

PURPOSE: A method of delineation of notched gate in eDRAM support device is provided to form MOSFETs in support regions having channels that are shorter than that which can be formed utilizing conventional lithography, and at the same time, to maintain selectively longer channels for certain devices in array regions such as the memory array of a DRAM device. CONSTITUTION: A method of delineation of notched gate includes at least the steps of: forming a notch profile at the bottom of the gate of the CMOS logic transistor to shorten the channel length; and depositing and etching back a gapfill film over the wafer which will overfill the tight-pitch array region and underfill the relaxed-pitch support CMOS region, thereby delineating the array and support regions of the wafer. 보조 디바이스 영역에 노치(notched) 게이트를 포함하는 CMOS 집적 회로와 그를 형성하는 방법이 제공된다. 본 발명의 방법은, (a) 어레이 디바이스 영역과 보조 디바이스 영역을 포함하는 기판의 표면 상에, 적어도 하나의 게이트 유전체-상기 게이트 유전체는 그 상부에 게이트 전도체가 형성되어 있음-를 포함하는 게이트 스택을 형성하는 단계와, (b) 어레이 및 보조 디바이스 영역내의 게이트 스택의 일부를 보호하고, 게이트 스택의 다른 부분들은 노출된 채 남겨두는 단계와, (c) 게이트 전도체의 전체가 아닌 일부를 제거하기 위해 게이트 스택의 노출된 부분을 부분적으로 에칭하는 단계와, (d) 어레이 및 보조 디바이스 영역에서 보호 게이트 스택과 부분 에칭된 게이트 스택 상에 갭필(gapfill) 막을 형성하는 단계와, (e) 보조 디바이스 영역에서 갭필 막을 제거하면서, 인접한 보호 게이트 스택들 사이의 갭필 막을 남기도록 어레이 디바이스 영역에서 갭필 막을 선택적으로 제거하는 단계와, (f) 보호 게이트 스택의 임의의 노출된 측벽 상에 스페이서를 형성하는 단계와, (g) 어레이 및 보조 디바이스 영역에서 노출된 게이트 전도체를 제거하는 단계와, (h) 남겨진 게이트 전도체의 하부 노출된 영역에 언더컷을 제공하는 단계 및, (i) 어레이 디바이스 영역의 인접한 보호 게이트 스택에서 남아있는 갭필 막을 제거하는 단계를 포함한다.