Method of manufacturing semiconductor device including various contact studs

• Main Authors: JUN, JEONG SIK, SHIN, GYEONG SEOP, MIN, GYEONG JIN, LEE, SEONG CHUN
• Format: Patent
• Language: English; Korean
• Published: 27.05.2002
• Edition: 7
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

PURPOSE: A method for fabricating a semiconductor device comprising contact studs of various kinds is provided to simply a total process by overcoming reduction of a design rule and increase of a stepped portion between a core region and a peripheral region. CONSTITUTION: A bit line(510) is formed on a semiconductor substrate(100). The second spacer layer is formed on the bit line(510). The second spacer(591) and the first etch stop pattern(595) are formed thereon. A lower electrode(710), a dielectric layer(730), and an upper electrode layer are formed on a conductive pad(410). An upper electrode(751) is formed by patterning the upper electrode layer. The thickness of the second capping layer is reduced by performing an etch process. The fourth interlayer dielectric(370) is formed on the upper electrode(751). A multitude of contact hole is formed thereon. The first etch stop pattern(595) and the second etch stop pattern(555) exposed by the contact hole are removed. A multitude of conductive stud(815,835,855,875) is formed. 여러 종류의 콘택 스터드(contact stud)들을 포함하는 반도체 장치 제조 방법을 개시한다. 본 발명의 일 관점은 비트 라인(bit line), 게이트, 반도체 기판 또는 전극 등에 정렬되는 여러 종류의 금속 콘택 스터드를 위한 다수의 콘택홀들을 커패시터 공정 이후에 동시에 형성한다. 이때, 콘택홀들을 형성하는 선택적 식각 공정을 종료하기 위해 도입되는 식각 종료 패턴은 비트 라인 또는 반도체 기판 상에 형성된 도전성 플러그(conductive plug)들을 차폐하도록 도입된다. 이때, 비트 라인 또는 전극 상측에 도입되는 제1식각 종료 패턴과 도전성 플러그들 상에 도입되는 제2식각 종료 패턴의 두께는 유사하거나 실질적으로 동일하게 도입한다. 이를 위해서, 커패시터에 연결되는 도전성 패드를 형성하는 SAC(Self Aligned Contact) 공정을 위해서 비트 라인의 상측에 도입되는 캐핑(capping) 절연층을 선택적으로 제거한 후 별도의 식각 종료층을 증착하거나, 캐핑 절연층의 두께를 감소시켜 제1식각 종료 패턴으로 이용하고 별도로 제2식각 종료 패턴을 형성하는 공정을 수행할 수 있다. 이때, 이러한 캐핑 절연층을 식각하는 공정은 커패시터의 상부 전극을 패터닝하는 식각 공정에 연이어서 수행한다.