ERROR CATCH RAM FOR MEMORY TESTER HAS SDRAM MEMORY SETS CONFIGURABLE FOR SIZE AND SPEED

• Main Authors: SINGH PREET P, COOK III. JOHN H, LA PUENTE EDMUNDO
• Format: Patent
• Language: English; Korean
• Published: 27.03.2002
• Edition: 7
• Subjects: CALCULATING; COMPUTING; COUNTING; ELECTRIC DIGITAL DATA PROCESSING; INFORMATION STORAGE; MEASURING; MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES; PHYSICS; STATIC STORES; TESTING

PURPOSE: An error catch RAM is provided to increase a DRAM speed of operation by combination of interleaving signals for different banks of memory in a group thereof and multiplexing between those groups of banks. CONSTITUTION: A three-way multiplexing between three groups of four banks each, combined with a flexible four-fold interleaving scheme for signals to a group produces an increase in speed approaching a factor of twelve, while requiring only three memory busses. Each of the twelve banks represents the entire available address space, and any individual write cycle accesses any one of the twelve banks. A utility mechanism composes results for all twelve Banks during a read cycle at an address into a unified result. There is a mechanism to track of the integrity of the composed results, as further write operations produces the need for another composing step. There are four memory sets(73-76), two(73,74) are "internal" SRAM's and two(75,76) are "external" DRAM's. The SRAM's are integral parts of VLSI circuits, while the DRAM's are individual packaged parts adjacent that VLSI. The amount of DRAM is optional. For DRAM memory sets(73,74), the multiplexing and interleaving mode allows full random access at speeds of up to 100 MHz. For speeds do not exceed 33 MHz, the DRAM's is capable of being configured to provide three times the depth in return for the lower speed by removing the multiplexing between groups in favor of just interleaving upon one larger group; bank enable bits that were used as part of the multiplexing is now used as regular address bits to increase the size of the address space of the one group that remains. If the testing to the DUT fits the "linear" mode of access, a twelve-fold increase in memory depth is available, even when the DUT is tested at the highest speed the tester operates at. This eliminates the interleaving scheme in favor of addressing within a single bank at a time. Another reconfiguration is to combine the external memory sets into one memory set that has twice the depth of either uncombined set, regardless of other modes of operation. 에러 캐치 RAM(32)에서의 DRAM의 동작 속도는 그룹(88)내의 메모리의 상이한 뱅크(113-116)에 대한 신호의 인터리빙과 뱅크의 이들 그룹간의 멀티플렉싱의 조합에 의해 증가될 수 있다. 그룹에 대한 신호를 위한 가요성 4개 인터리빙 방식과 조합된 4개 뱅크 각각의 3개의 그룹간 3-웨이 멀티플렉싱은 12의 계수에 달하는 속도 증가를 발생하는 한편, 3개의 메모리 버스만을 필요로 한다. 12개 뱅크의 각각은 전체 이용 가능한 어드레스 공간을 나타내고, 어떠한 개별적인 기입 사이클도 12개 뱅크의 어떠한 것도 액세스할 것이다. 유틸리티 메카니즘(146)은 어드레스에서의 판독 사이클 동안 모두 12개 뱅크에 대한 결과를 단일화된 결과로 작성한다. 추가의 기입 동작이 또다른 작성 단계에 대한 필요성을 발생할 수 있기 때문에, 작성된 결과의 무결성을 추적하기 위한 메카니즘이 존재한다. 2개의 내부 SRAM(75, 76)과 2개의 외부 DRAM(73, 74)으로 이루어진 4개의 메모리 세트가 존재한다. SRAM은 VLSI 회로의 집적 부품인 한편, DRAM은 그 VLSI에 인접한 개별적인 패키징 부품이다. DRAM의 양은 선택적이다. DRAM 메모리 세트에 대해, 멀티플렉싱과 인터리빙 모드는 최대 100 ㎒ 속도에서의 전체 랜덤 액세스를 허용한다. 33 ㎒의 속도를 초과하지 못할 DRAM은 하나의 더 대형 그룹에 관한 인터리빙을 선호하여 멀티플렉싱을 제거함으로써 더 낮은 속도에 대한 보상으로 깊이를 3배로 제공하도록 구성될 수 있으며, 멀티플렉싱의 일부로서 사용된 뱅크 인에이블 비트는 이제 정규 어드레스 비트로 사용되어 잔류하는 하나의 그룹의 어드레스 공간의 크기를 증가시킬 수 있다. DUT에 대한 테스트가 선형 모드의 액세스에 적합화된다면, 테스터가 DUT를 작동시킬 수 있는 최고 속도에서 DUT가 테스트될 때에도, DUT가 메모리 깊이에서의 12배의 증가가 이용 가능하게 된다. 이것은 한 번에 단일 뱅크내의 어드레싱을 선호하여 인터리빙 방식을 제거한다. 또다른 재구성은 하나의 메모리 세트에 외부 메모리 세트를 결합하여 다른(즉, 속도 관련) 모드의 동작에 상관없이 비결합된 세트의 2배의 깊이를 갖도록 하는 것이다.