SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND PROCESS FOR MANUFACTURING THE SAME

• Main Authors: YAMADA SATORU, KIMURA SHINICHIRO, OYU KIYONORI
• Format: Patent
• Language: English; Korean
• Published: 31.08.2001
• Edition: 7
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

PURPOSE: To reduce junction electric field strength in a semiconductor region for a source and a drain of a field effect transistor. CONSTITUTION: A structure wherein a gate electrode 9 of a memory cell selecting MIS-FETQs of a DRAM is buried in grooves 7a and 7b cut in a semiconductor substrate 1 is provided. The radius of the curvature of a corner of the bottom part in the groove 7b is so designed that the corner is rounded corresponding to the subthreshold coefficient of the memory cell selecting MIS- FETQs. Further a gate insulating film 8 in the groove 7b has a lamination structure containing a thermal oxide film and a CVD film. 전계 효과 트랜지스터의 소스·드레인용의 반도체 영역에서의 접합 전계 강도를 저감시킨다. DRAM의 메모리 셀 선택용 MIS·FETQs의 게이트 전극(9)을 반도체 기판(1)에 파진 홈(7a, 7b) 내에 매립하는 구조로 했다. 홈(7b) 내의 저부 코너의 곡률 반경을 메모리 셀 선택용 MIS·FETQs의 서브 임계 계수에 따라 라운딩이 있도록 형성했다. 또한, 홈(7b) 내의 게이트 절연막(8)을 열 산화막과 CVD 막과의 적층 구조로 했다.