A CMOS integrated circuit having vertical transistors and a process for fabricating same

• Main Authors: HERGENROTHER JOHN MICHAEL, MONROE DONALD P
• Format: Patent
• Language: English; Korean
• Published: 16.04.2001
• Edition: 7
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

PURPOSE: A CMOS integrated circuit having vertical transistor and a method for forming the same are provided to integrate the transistor by providing a device with a source extending portion and a drain extending portion, where the source extending portion and the drain extending portion in a semiconductor substrate are regulated by the thickness of the doped first and third layers of a material, and by providing the second layer with a place for a gate to be formed later. CONSTITUTION: An active region of a device is formed by depositing at least three kinds of layers on a substrate. The first and third layers among these layers are three kinds of layers and regulate a source-extending portion which extends in a plug of a semiconductor material or a drain-extending portion. That is, in the case where the source of the device is formed under a semiconductor plug, the first layer regulates the source extending portion and the third layer regulates the drain-extending portion. In the case where the drain of the device is formed under the semiconductor plug, the first layer regulates the drain-extending portion, and the third layer regulates the source extending portion. The thickness of the second layer regulates the length of gate of the device. 수직 MOSFET 디바이스로 CMOS 집적 회로를 제작하는 처리 과정이 설명된다. 그 처리 과정에서는 반도체 기판상에 적어도 3개의 물질층이 순차적으로 형성된다. 3개의 층은 제 2 층이 제 1 및 제 3 층 사이에 삽입되도록 배열된다. 제 2 층은 희생적인 것으로, 이어지는 처리 과정 동안 완전히 제거된다. 제 2 층의 두께는 수직 MOSFET 디바이스의 물리적인 게이트 길이를 정의한다. 기판상에 적어도 3개의 물질층이 형성된 이후에, 결과적인 구조는 선택적으로 도핑(doping)되어 그 구조에 n형 영역 및 p형 영역을 형성한다. n형 영역 및 p형 영역 모두의 층에는 윈도우(window) 또는 트렌치(trench)가 형성된다. 윈도우는 소스 또는 드레인 영역 중 하나가 형성되는 실리콘 기판의 표면에서 종료된다. 이어서, 윈도우 또는 트렌치는 반도체 물질로 채워진다. 이 반도체 플러그(plug)는 트랜지스터의 수직 채널이 된다. 그러므로, 결정질 반도체 플러그는 도핑되어 플러그에 소스 연장(extension), 드레인 연장, 및 채널 영역을 형성한다. 이어지는 처리는 수직 채널의 상단에 소스 또는 드레인 중 다른 하나를 형성하고, 희생적인 제2 물질층을 제거한다. 희생적인 제2 층의 제거는 도핑된 반도체 플러그의 일부분을 노출시킨다. 이어서, 도핑된 반도체 플러그의 노출 부분에는 디바이스 게이트 유전체가 형성된다. 이어서, 게이트 전극이 피착된다. 결과적인 디바이스의 물리적인 게이트 길이는 제 2 물질층의 피착 두께에 대응한다.