METHOD FOR MANUFACTURING A PLUG OF SEMICONDUCTOR MEMORY

• Main Author: KIM, WAN SU
• Format: Patent
• Language: English; Korean
• Published: 05.07.2000
• Edition: 7
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

PURPOSE: A plug fabrication method is provided to shorten manufacturing time by reducing thickness of a nitride layer and to prevent an electrical short between a word line and the plug by defining the plug formation region using photoresist patterns. CONSTITUTION: A MOS transistor is fabricated on a substrate(1) defined an active region due to a field oxide(2). A photoresist layer(PR) is coated on the entire surface of the resultant structure. The photoresist layer(PR) is etched so as to form a photoresist pattern for defining a plug formation region. An insulating layer(3) is deposited on the photoresist(PR) pattern. The exposed photoresist(PR) pattern is removed, thereby exposing a drain region of the transistor. A polysilicon layer is deposited and flattened the exposed drain region, thereby forming a plug(4) connected to the drain region. 본 발명은 반도체 메모리의 플러그 제조방법에 관한 것으로, 종래 반도체 메모리의 플러그 제조방법은 절연층에 플러그 형성을 위한 콘택홀 형성을 자기정렬방식으로 형성하기 위해 워드라인인 모스 트랜지스터의 게이트 상부 및 측면에 질화막을 두껍게 형성하여, 공정시간이 길고 게이트의 높이가 높아져 후속 사진식각공정의 마진이 부족해지는 문제점이 있으며, 그 워드라인과 플러그간가 접속될 가능성이 커지는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 기판의 상부에 모스 트랜지스터를 형성하고, 그 모스 트랜지스터의 드레인 상부에 위치하는 포토레지스트 패턴을 형성하는 플러그영역 정의단계와; 상기 모스 트랜지스터의 상부에 상기 포토레지스트 패턴의 상부면이 노출되도록 절연층을 형성하는 절연층 형성단계와; 상기 상부면이 노출된 포토레지스트 패턴을 제거하여 드레인을 노출시킨 후, 그 노출된 드레인의 상부에 플러그를 형성하는 플러그 형성단계로 구성되어, 포토레지스트 패턴을 이용하여 플러그 형성영역의 정의를 위한 콘택홀을 형성하지 않음으로써, 게이트와 플러그가 전기적으로 접속되는 경우를 방지함과 아울러 워드라인의 상부에 증착되는 질화막의 두께를 줄일 수 있게 하여 이후의 공정 마진을 확보함으로써, 반도체 메모리의 신뢰성을 향상시키는 효과가 있다.