PAD OF SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF

• Main Authors: JO, CHANG HYEON, LEE, JAE GOO
• Format: Patent
• Language: English; Korean
• Published: 15.06.2000
• Edition: 7
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

PURPOSE: A pad of a semiconductor device and manufacturing method thereof are provided to enlarge upper size of a contact pad so that a misalignment margin is increased, and to reduce contaminants from a flattening process. CONSTITUTION: A pattern of gate conductive layer and a pattern of gate mask are sequentially piled on a semiconductor substrate(100), and gate electrodes(107) having spacers(108) are formed at each side. Next, a 1st and 2nd insulation layers(110, 112) having an etching ration are sequentially formed. Next, using a mask for forming contact pads, the 2nd insulation layer(112) is etched until the surface of the 1st insulation layer(110) is exposed. Next, the 1st insulation layer(110) is removed so that openings(114) for forming pads are formed. Next, a conductive layer(116) is formed on the 2nd insulation layer(112) so that the openings(114) are filled. Next, the conductive layer(116) is etched by an etch back process so that contact pads(116a, 116b) are formed. 본 발명은 반도체 장치의 패드 및 그의 제조 방법에 관한 것으로, 게이트 전극 및 게이트 마스크 패턴이 형성된 반도체 기판 상에 층간 절연막을 형성한 후, 상기 반도체 기판의 소정의 영역이 노출되도록 상기 층간 절연막을 제거하여 패드 형성용 오프닝을 형성한 후, 상기 오프닝을 채우도록 층간 절연막 상에 게이트 마스크 패턴과 식각 선택비를 갖는 도전막이 형성된다. 상기 도전막을 에치 백 공정으로 식각하여 전기적으로 분리된 콘택 패드들을 형성하되, 상기 층간 절연막이 디텍트 될 때까지 상기 도전막의 일부 두께를 식각하고, 소정 시간 동안 상기 도전막을 식각한 다음, 상기 도전막과 상기 게이트 마스크 패턴과의 선택비를 이용한 에치 백 공정으로 식각함으로써 상기 콘택 패드들이 형성된다. 이와 같은 반도체 장치의 패드 및 그의 제조 방법에 의해서, 패드 형성시 에치 백 공정으로 패드 형성용 도전막과 마스크용 절연막과의 선택비를 이용하여 공정을 수행함으로써 패드 분리를 위해 식각된 영역을 뺀 나머지 부분을 모두 패드로 사용할 수 있어 후속 공정시 미스얼라인먼트 마진을 확보할 수 있고, 식각 공정시 발생되는 부산물을 최소화할 수 있으며, 하부 절연막의 손실이 방지되어 도전막간의 단락을 방지할 수 있다.