METHOD FOR FORMING CAPACITOR

• Main Author: KIM, WAN SU
• Format: Patent
• Language: English; Korean
• Published: 15.04.2000
• Edition: 7
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

PURPOSE: A capacitor formation method is provided to prevent a short between the capacitors by forming an amorphous silicon between a polysilicon layer and a PSG(Phospho Silicate Glass) layer. CONSTITUTION: A PSG layer formed on an interlayer dielectric(ILD)(32) having a polysilicon layer(33) is selectively etched using a PR pattern. After removing the PR pattern, an amorphous silicon layer(37) is formed on the resultant structure, and then the amorphous silicon layer(37) is etched back using the PSG layer as an etch stopper. Thereby, the amorphous silicon layer(37) is remained between the polysilicon layer(33) and the PSG layer, and the patterned polysilicon layer(33) and amorphous silicon layer are formed by a lower electrode. 본 발명은 각 다결정 실리콘상과 PSG(Phospho Silicate Glass)층 사이에 비정질 실리콘을 형성하므로 커패시터간의 쇼트(Short) 발생을 방지하며 커패시터의 생산성을 증대시키기 위한 커패시터 형성 방법에 관한 것이다. 본 발명의 커패시터 형성 방법은 기판상에 다수개의 콘택홀을 갖는 제 1 절연막을 형성하는 단계, 상기 콘택홀들과 상기 콘택홀들 인접부위의 제 1 절연막상에 서로 절연된 다수개의 제 1 도전체층을 형성하는 단계, 상기 제 1 도전체층들을 포함한 제 1 절연막상에 제 2 절연막을 형성하는 단계, 상기 각 제 1 도전체층상의 상기 제 2 절연막을 선택 식각하는 단계, 상기 각 제 1 도전체층상과 제 2 절연막 사이에 상기 제 1 도전체층과 전기적으로 연결되는 다수개의 제 2 도전체층을 형성하여 다수개의 하부전극을 형성하는 단계, 상기 제 2 절연막을 제거하는 단계, 상기 제 2 도전체층 표면상에 HSG층을 형성하는 단계와, 상기 HSG층을 포함한 하부전극 표면상에 유전막을 형성하고 전면에 상부전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.