INTEGRATED CIRCUIT HAVING HORIZONTALLY AND VERTICALLY OFFSET INTERCONNECT LINES

• Main Authors: BANDYOPADHYAY BASAB, HAUSE FRED N, DAWSON ROBERT, FULFORD JR H JIM, BRENNAN WILLIAM S, MICHAEL MARK W
• Format: Patent
• Language: English; Korean
• Published: 25.03.2000
• Edition: 7
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

PURPOSE: An improved multilevel interconnect structure is provided. CONSTITUTION: An interconnect structure includes several levels of conductors, wherein conductors on one level are staggered with respect to conductors on another level. Accordingly, a space between conductors on one level is directly above or directly below a conductor within another level. The staggered interconnect lines are advantageously used in densely spaced regions to reduce the interlevel and intralevel capacitance. An interlevel and an intralevel dielectric structure includes optimally placed low K dielectrics which exist in critical spaced areas to minimize capacitive coupling and propagation delay problems. The low K dielectric includes a capping dielectric which is used to prevent corrosion on adjacent metallic conductors, and serves as an etch stop when conductors are patterned. The capping dielectric further minimizes the overall intrinsic stress of the resulting intralevel and interlevel dielectric structure. 개선된 다중 레벨 상호 접속 구조가 제공된다. 이런 상호 접속 구조는 다수 레벨의 도체(14, 16)를 포함하는 데, 한 레벨상의 도체(14)는 다른 레벨 상의 도체(11)에 대해 스태거된다. 따라서, 한 레벨상의 도체간의 공간(32, 34)은 다른 레벨내의 도체 바로 아래나 바로 위에 있다. 스태거된 상호 접속 라인은 잇점으로 인터레벨 및 인트라레벨 캐패시턴스를 감소시키도록 조밀하게 간격을 이룬 영역내에 이용된다. 더욱이, 인터레벨 및 인트라레벨 유전체 구조는 용량성 결합 및 전파 지연 문제점을 최소화하도록 임계 간격 지역내에 있는 최적 간격 저 K 유전체(24)를 포함한다. 일 실시예에 따르면, 저 K 유전체는 인접한 금속 도체상의 부식을 방지하는 데에 이용되는 캡핑 유전체를 포함하고, 도체가 패턴될 시에 에칭을 정지시키는 역할을 한다. 캡핑 유전체는 또한 결과적인 인트라레벨 및 인터레벨 유전체 구조의 전체 진성 응력을 최소화시킨다.