Realtime High Speed and High Precision Timing Generator Using FPGA SerDes Logic

• Main Author: KIM JONG GOO
• Format: Patent
• Language: English; Korean
• Published: 19.06.2019
• Subjects: CALCULATING; COMPUTING; COUNTING; ELECTRIC DIGITAL DATA PROCESSING; MEASURING; MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES; PHYSICS; TESTING

The present invention relates to a real-time high-speed high-precision timing generator, capable of realizing high precision by using an FPGA serializer/deserializer (SerDes) logic, which comprises: a rate memory for outputting rate data; a digital down counter for calculating a long time unit delay time on the basis of upper bits of the rate data, and outputting a pulse after the calculated long time unit delay time; an accumulator for calculating an intermediate time unit delay time and a precise time unit delay time on the basis of lower bits of the rate data; a SerDes logic for delaying the pulse output from the digital down counter by the calculated intermediate time unit delay time; and a vernier unit for delaying the pulse delayed in the SerDes logic by the calculated precise time unit delay time. 이 발명은 FPGA 서데스(Serdes : Serializer/Deserializer) 로직을 이용하여 고정밀도를 구현할 수 있는 실시간 고속 고정밀도 타이밍 발생기에 관한 것이다. 이 발명에 따른 FPGA 서데스 로직을 이용한 실시간 고속 고정밀 타이밍 발생기는, 레이트 데이터를 출력하는 레이트 메모리와; 상기 레이트 데이터의 상위 비트들을 기반으로 장시간 단위 지연 시간을 산출하고, 상기 산출된 장시간 단위 지연 시간 후 펄스를 출력하는 디지털 다운 카운터와; 상기 레이트 데이터의 하위 비트들을 기반으로 중간 시간 단위 지연 시간과 정밀 시간 단위 지연 시간을 산출하는 누적기와; 상기 디지털 다운 카운터에서 출력되는 펄스를 상기 산출된 중간 시간 단위 지연 시간만큼 지연시키는 서데스 로직과; 상기 서데스 로직에서 지연된 펄스를 상기 산출된 정밀 시간 단위 지연 시간만큼 지연시키는 버니아부를 포함한다.